JPH0218746B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野の説明 本発明は、データ転送機能を持つプロセツサの
データ転送制御回路に係り、特にアドレス信号、
リード／ライト信号などの制御信号を出力しない
プロセツサ（以下、スレーブプロセツサと称しそ
れに対し、制御信号を出力するものをマスタプロ
セツサと称する）のデータ転送制御回路に関す
る。

(2) 従来技術の説明 第１図はマスタプロセツサとのデータ転送の際
に必要なスレーブプロセツサのデータ転送制御回
路の従来例を示すものである。同図に於いて、１
はプログラムカウンタ、２はプログラムメモリ、
３は命令レジスタ、４は命令レジスタ３にラツチ
された命令を解読する命令デコーダ、８はデータ
転送要求フラグ（以下RQフラグと称する）、９
はマスタプロセツサとのデータバフアリングのた
めのインターフエイスレジスタ、１１はプログラ
ムカウンタ１に対して分岐信号を出力する分岐信
号出力回路、５〜７は命令デコーダ４から出力さ
れる命令のうちのインターフエイスレジスタ９を
介する命令を示すもので、５はデータ転送命令、
６はRQフラグをセツトする命令、７は条件付分
岐命令、１２は分岐信号出力回路１１より出力さ
れる分岐信号、１０はマスタプロセツサによるデ
ータ転送制御信号を示す。

RQフラグ８はマスタプロセツサに対してデー
タ転送を要求すると、RQフラグ８をセツトする
命令６によりセツトされ、また、マスタプロセツ
サによるデータ転送が終了すると（書き込みサイ
クルに入つてから書き込みサイクルが終了するま
でを含む）、データ転送制御信号１０によりリセ
ツトされる。つまり、このRQフラグ８によりス
レーブプロセツサはマスタプロセツサに対してデ
ータ転送を要求した後、そのデータ転送がマスタ
プロセツサによる読み出しの場合はマスタプロセ
ツサによりインターフエイスレジスタ９のデータ
が読み出されたかどうかマスタプロセツサによる
書き込みの場合は、マスタによりインターフエイ
スレジスタ９にデータが書き込まれたかどうかを
判断することが可能となる。

インターフエイスレジスタ９はマスタプロセツ
サとのデータ転送回路の中でデータのバツフアと
して使用される。マスタプロセツサによる読み出
しの場合は、スレーブプロセツサはインターフエ
イスレジスタに、マスタプロセツサに与えるデー
タを書き込み、RQフラグ８をセツトしてマスタ
プロセツサに対してデータの読み出しを要求すれ
ば、マスタプロセツサーがデータの読み出しを完
了するまでは、インターフエイスレジスタ９の内
容を書き変えてしまわない範囲で別の処理を実行
できる。

同様にマスタプロセツサによる書き込みの場合
も、RQフラグ８をセツトしてマスタプロセツサ
に対してデータの書き込みを要求すれば、そのデ
ータを必要としない範囲で別の処理を実行でき
る。つまりインターフエイスレジスタ９はバツフ
アとして使用されプロセツサの処理効率を向上さ
せている。

しかしながら、第１図に示す様な従来の回路例
によると、データ転送（読み出し、書き込みと
も）が終了したかどうかを、条件付分岐命令７
（RQフラグの状態が１か０かをテストして、そ
の状態によつてプログラムカウンタをコントロー
ルするための命令）と、RQフラグ８の状態によ
り判断しているため条件付分岐命令７をプログラ
ムシーケンス中の適正な箇所に挿入し、その後の
シーケンスに、次にインターフエイスレジスタ９
を介してデータ転送を行う命令を置く必要があつ
た。そのため、プログラムを作成する際に、処理
速度が最も優れ、しかも手順前後（マスタによる
データ転送が終了していない状態のインターフエ
イスレジスタをアクセスしてしまうという様な誤
り）のないプログラムを作成するために、プログ
ラムシーケンスがデータ転送待ち状態にあるの
か、データ転送が終了した状態にあるのかを注意
しなければいけないし、スレーブプロセツサは一
般にプログラムメモリ容量が限られているため、
条件付分岐命令のステツプ数も負担が大きいとい
う欠点を持つている。

(3) 発明の目的の説明 本発明の目的は、スレーブプロセツサのデータ
転送実行待ちを、インターフエイスレジスタをア
クセスする命令を実行するマシンサイクルで自動
的に行うことで、データ転送待ちのための条件付
分岐命令を省略して、上記欠点を解決したデータ
転送制御回路を提供することにある。

(4) 発明の構成 本発明によれば、プログラムカウンタと、命令
デコーダと、RQフラグと、インターフエイスレ
ジスタと、インターフエイスレジスタを介するデ
ータ転送命令及びRQフラグとを入力信号として
データ転送要求フラグの状態によりプログラムシ
ーケンスを、データ転送待ち状態にせしめる制御
回路とでデータ転送制御回路を構成するものであ
る。

(5) 発明の実施例の説明 次に本発明の実施例について、図面を参照して
説明する。従来例を示す第１図と、本発明の実施
例を示す第２図とを比較して異なるのは従来例で
は条件付分岐命令７とRQフラグ８とを入力信号
とする分岐信号出力回路１１より出力される分岐
信号１２によりプログラムカウンタ１を制御して
いた部分が（第１図）、本発明の実施例ではイン
ターフエイスレジスタを介してデータ転送する命
令５とRQフラグ８を入力信号とする制御回路１
３により出力されるプログラムカウンタ制御信号
１４によりプログラムカウンタ１を制御している
（第２図）。第２図の回路ではインターフエイスレ
ジスタのデータバツフアとしての動作は従来例と
全く同様であるが、マスタによるデータ転送が終
了したかどうかは、インタフエイスレジスタを介
してデータ転送する命令５が実行されたタイミン
グでのRQフラグ８の状態により制御回路１３が
プログラムカウンタ制御信号１４でプログラムカ
ウンタ１を制御する。ここで、制御回路１３の動
作を詳細に説明する。制御回路１３は、データ転
送命令が実行されようとしたときにのみプログラ
ムカウンタに対して動作する回路であり、そのほ
かの命令が実行されるときは、プログラムカウン
タの通常の動作に影響を与えない。制御回路１３
は、データ転送命令、つまり、インターフエイス
レジスタ９にデータを書き込む命令か、あるい
は、インターフエイスレジスタ９からデータを読
みだす命令が、実行されようとしたことを命令デ
コーダ４の出力であるデータ転送命令５により検
出し、そのときのRQフラグ８の状態により次の
２種類の動作を行う。まず、RQフラグ８がセツ
トされている場合は、従来例の項で説明したよう
に、以前に、マスタプロセツサに要求したデータ
転送が終了していないことを示すため、実行され
ようとしているデータ転送命令を停止させるプロ
グラムカウンタ停止信号１４を出力する。次に、
RQフラグ８の状態がリセツトされている場合
は、以前に要求した、マスタプロセツサによるデ
ータ転送が終了していることを示すため、プログ
ラムカウンタ停止信号１４を出力せずに、命令の
実行を継続させる。

つまり、制御回路１３と、RQフラグ８を組み
合わせることにより、マスタプロセツサに続みだ
してほしいデータをインターフエイスレジスタに
書き込みそれが引き取られる前に次の別なデータ
をインターフエイスレジスタに書き込んでしま
う、あるいは、マスタプロセツサにデータを要求
しそのデータがマスタプロセツサによりインター
フエイスレジスタに書き込まれる前にインターフ
エイスレジスタのデータを読みだしてしまう、と
いうような誤つた動作を防止する機能を持つ。以
上説明したように、RQフラグ８をセツトして、
マスタプロセツサーに対してデータ転送を要求し
た後、その後に続く命令群のうち、インターフエ
イスレジスタを介してデータ転送する命令を実行
する直前までのプログラムシーケンスが自動的に
実行されしかも条件付分岐命令は不要である。

ここで“自動的に”という表現は、従来例では
前述のようにプログラマがプログラムシーケンス
中の適正な位置に条件付分岐命令を挿入する必要
があつたが本発明の実施例によればその必要がな
いことを意味する。つまり本発明によりデータ転
送制御回路を構成すれば、従来必要であつたデー
タ転送待ちのための条件付分岐命令が不要とな
る。

そのことにより (1) プログラムのステツプ数が減少する。

(2) プログラム作成が容易になる。

(3) 処理速度の速いプログラムが確実に得られ
る。

という効果が得られる。

(1)については条件付分岐命令が省略されるので
プログラムステツプ数が減少し、プログラムメモ
リエリアが有効に使用されるという点で効果が明
確である。

(2)、(3)について例をあげて説明する。

次の仕様を持つスレーブプロセツサを想定す
る。

●内部に読み出し／書き込み可能なデータメモリ
（RAM）を持つ。

●そのRAMはアドレスレジスタ（POINTER）
により読み出し／書き込みの番地が指定され
る。

このスレーブプロセツサでマスタプロセツサー
からのデータをRAMのある番地に書き込むプロ
グラムを考えると、従来のスレーブプロセツサで
は第３図及び第４図で示す２つのプログラム例
(1)、(2)が考えられる。プログラム例(1)と(2)とを比
較すると、マスタがスレーブプロセツサのデータ
転送要求を確認してデータ転送を行うまでにはス
レーブプロセツサの命令サイクルで数サイクル必
要とするため、その間にPOINTERをセツトして
おく手順である(2)のプログラム例のほうが動作終
了までの処理速度は速い。

この例のように、従来のデータ転送制御回路を
有するスレーブプロセツサでは作成されたプログ
ラムの種類によつて処理速度に差があるため、プ
ログラム作成者は、処理速度の最も優れたプログ
ラムを作成するための労力を必要とする。しか
し、本発明９よるデータ転送制御回路を有するス
レーブプロセツサでは、第５図のプログラム例(3)
のように、プログラムステツプ数も少く、処理速
度の点でも優れたプログラムが容易に作成可能で
ある。

【図面の簡単な説明】

第１図は従来のデータ転送制御回路を説明する
ブロツク図、第２図は本発明の一実施例を説明す
るためのブロツク図である。 １……プログラムカウンタ、２……プログラム
メモリ、３……命令レジスタ、４……命令デコー
ダ、５……インターフエイスレジスタを介するデ
ータ転送命令、６……RQフラグセツト命令、７
……条件付分岐命令（第１図のみ）、８……RQ
フラグ、９……インターフエイスレジスタ、１０
……マスタによるデータ転送制御信号、１１……
分岐信号出力回路、１２……分岐信号、１３……
制御回路、１４……プログラムカウンタ制御信
号。 第３図及び第４図は従来のデータ転送制御回路
によるスレーブプロセツサのプログラム例のフロ
ーチヤート、第５図は本発明の構成を採用したス
レーブプロセツサのプログラム例のフローチヤー
トである。

Claims (1)

【特許請求の範囲】
1. １ 実行すべき命令が格納された記憶番地を指定
   するプログラムカウンタと、前記記憶番地より読
   み出された命令を解読する命令デコーダと、デー
   タ転送要求命令によりセツトされ、データ転送の
   実行によりリセツトされるデータ転送要求フラグ
   と、外部とのデータ転送を行うためのデータバツ
   フアリング手段としてのインターフエイスレジス
   タと、データ転送要求命令を実行する場合、デー
   タ転送要求フラグの状態により前記データ転送要
   求命令の実行を待ち状態にせしめる制御回路とを
   有することを特徴としたデータ転送制御回路。