JPS6252332B2 - - Google Patents
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- JPS6252332B2 JPS6252332B2 JP56042954A JP4295481A JPS6252332B2 JP S6252332 B2 JPS6252332 B2 JP S6252332B2 JP 56042954 A JP56042954 A JP 56042954A JP 4295481 A JP4295481 A JP 4295481A JP S6252332 B2 JPS6252332 B2 JP S6252332B2
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- Japan
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- microprogram
- control
- memory
- register
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- 238000001514 detection method Methods 0.000 claims description 2
- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 description 6
- 238000003745 diagnosis Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御型のデータ処
理装置に関し、特にマイクロプログラムを書込可
能な制御記憶に格納するマイクロプログラム制御
型の情報処理装置に関する。
理装置に関し、特にマイクロプログラムを書込可
能な制御記憶に格納するマイクロプログラム制御
型の情報処理装置に関する。
マイクロプログラム制御型のデータ処理装置に
おいては、通常本来のソフトウエアプログラム処
理用マイクロプログラムの実行に先立つて、マイ
クロプログラムによるデータ処理装置内各ハード
ウエアの診断が行なわれている。該診断の結果ハ
ードウエアの正当性が確認されると、本来のソフ
トウエアプログラム処理用マイクロプログラムの
実行に移ることになる。
おいては、通常本来のソフトウエアプログラム処
理用マイクロプログラムの実行に先立つて、マイ
クロプログラムによるデータ処理装置内各ハード
ウエアの診断が行なわれている。該診断の結果ハ
ードウエアの正当性が確認されると、本来のソフ
トウエアプログラム処理用マイクロプログラムの
実行に移ることになる。
マイクロプログラム制御型のデータ処理装置内
の該マイクロプログラム格納用制御記憶の従来の
構成の第１例としては制御記憶に読出専用メモリ
ーが使用されている。この構成においては、制御
記憶に読出専用メモリを使用しているために、ハ
ードウエアを診断するマイクロプログラムをも制
御記憶内に常駐させなければならないという欠点
がある。
の該マイクロプログラム格納用制御記憶の従来の
構成の第１例としては制御記憶に読出専用メモリ
ーが使用されている。この構成においては、制御
記憶に読出専用メモリを使用しているために、ハ
ードウエアを診断するマイクロプログラムをも制
御記憶内に常駐させなければならないという欠点
がある。
制御記憶の従来の構成の第２の例は、制御記憶
に書込可能なメモリーを使用することにある。こ
の構成においては、予めデータ処理装置内に内蔵
して低速で低廉な読出専用メモリまたは磁気的な
記録媒体に記憶されたマイクロプログラムを、書
込可能な制御記憶に格納したあとで、該マイクロ
プログラムの実行に移るという手段がとられる。
この構成の利点はデータ処理装置が読出専用メモ
リのアクセスタイムで達成出来る限界以上の高速
処理を必要とする場合に、アクセスタイムの小さ
い書込可能なメモリを使用することにより、マイ
クロ命令が高速に実行できるということである。
しかし、この場合、マイクロプログラムを格納す
るための制御回路の増加をさけるため、データ処
理装置内にハードウエアを診断するマイクロプロ
グラムおよび本来のソフトウエアプログラム処理
用マイクロプログラムの双方を内蔵しなければな
らないという欠点がある。
に書込可能なメモリーを使用することにある。こ
の構成においては、予めデータ処理装置内に内蔵
して低速で低廉な読出専用メモリまたは磁気的な
記録媒体に記憶されたマイクロプログラムを、書
込可能な制御記憶に格納したあとで、該マイクロ
プログラムの実行に移るという手段がとられる。
この構成の利点はデータ処理装置が読出専用メモ
リのアクセスタイムで達成出来る限界以上の高速
処理を必要とする場合に、アクセスタイムの小さ
い書込可能なメモリを使用することにより、マイ
クロ命令が高速に実行できるということである。
しかし、この場合、マイクロプログラムを格納す
るための制御回路の増加をさけるため、データ処
理装置内にハードウエアを診断するマイクロプロ
グラムおよび本来のソフトウエアプログラム処理
用マイクロプログラムの双方を内蔵しなければな
らないという欠点がある。
本発明の目的は上述の欠点を除去したデータ処
理装置を提供することにある。
理装置を提供することにある。
本発明の装置は、主記憶に格納されたマイクロ
プログラムの実行終了の検出に応答して割込信号
を発生する割込信号発生手段と、この割込信号発
生手段からの割込信号に応答して制御を行うマイ
クロプロセツサ手段と、このマイクロプロセツサ
手段の制御により前記主記憶に格納されたソフト
ウエア処理用マイクロ命令を制御記憶に転送する
手段とを含む。
プログラムの実行終了の検出に応答して割込信号
を発生する割込信号発生手段と、この割込信号発
生手段からの割込信号に応答して制御を行うマイ
クロプロセツサ手段と、このマイクロプロセツサ
手段の制御により前記主記憶に格納されたソフト
ウエア処理用マイクロ命令を制御記憶に転送する
手段とを含む。
次に本発明の一実施例について図面を参照して
詳細に説明する。
詳細に説明する。
図を参照すると、本発明の一実施例は、第１の
論理装置１、第２の論理装置２、主記憶装置３、
チヤネル装置４、外部記憶制御装置５、および外
部記憶装置６から構成されている。
論理装置１、第２の論理装置２、主記憶装置３、
チヤネル装置４、外部記憶制御装置５、および外
部記憶装置６から構成されている。
前記第１の論理装置は、マイクロプログラムを
記憶する第１制御記憶１１、実行するマイクロ命
令が前記第１制御記憶１１内にあるときはその番
地を、また該マイクロ命令が主記憶装置３内にあ
るときは主記憶の番地を格納するアドレスレジス
タ１３、前記第１制御記憶１１または主記憶装置
３から読み出されるマイクロ命令またはバスレジ
スタ２５から転送されるマイクロ命令を保持する
マイクロ命令レジスタ１２、該マイクロ命令を解
読する第１デコーダ１４、前記アドレスレジスタ
１３と比較レジスタ１５とのそれぞれの内容を比
較し、一致したとき一致信号１６ａを出力する比
較器１６、および前記一致信号１６ａにより、ク
ロツクが停止する機能を有するクロツク制御回路
１７を有する。前記第２の論理装置２は、マイク
ロプログラムを記憶する第２制御記憶２２、この
制御記憶２２から読み出されるマイクロプログラ
ムを実行するマイクロプロセツサ２１、このマイ
クロプロセツサ２１と接続され、データ信号と制
御信号を伝送する第２バス２１ａ、この第２バス
２１ａと接続され前記制御信号およびデータ信号
を解読し、制御信号を出力する第２デコーダ２
４、前記第２バス２１ａの信号を前記マイクロ命
令レジスタ１２、アドレスレジスタ１３および比
較レジスタ１５に転送するとき、マイクロ命令ま
たはアドレス情報を一時記憶するバスレジスタ２
５、および前記第１制御記憶１１に格納すべきマ
イクロプログラムが内蔵されている内蔵プログラ
ム格納手段２３が備えられている。
記憶する第１制御記憶１１、実行するマイクロ命
令が前記第１制御記憶１１内にあるときはその番
地を、また該マイクロ命令が主記憶装置３内にあ
るときは主記憶の番地を格納するアドレスレジス
タ１３、前記第１制御記憶１１または主記憶装置
３から読み出されるマイクロ命令またはバスレジ
スタ２５から転送されるマイクロ命令を保持する
マイクロ命令レジスタ１２、該マイクロ命令を解
読する第１デコーダ１４、前記アドレスレジスタ
１３と比較レジスタ１５とのそれぞれの内容を比
較し、一致したとき一致信号１６ａを出力する比
較器１６、および前記一致信号１６ａにより、ク
ロツクが停止する機能を有するクロツク制御回路
１７を有する。前記第２の論理装置２は、マイク
ロプログラムを記憶する第２制御記憶２２、この
制御記憶２２から読み出されるマイクロプログラ
ムを実行するマイクロプロセツサ２１、このマイ
クロプロセツサ２１と接続され、データ信号と制
御信号を伝送する第２バス２１ａ、この第２バス
２１ａと接続され前記制御信号およびデータ信号
を解読し、制御信号を出力する第２デコーダ２
４、前記第２バス２１ａの信号を前記マイクロ命
令レジスタ１２、アドレスレジスタ１３および比
較レジスタ１５に転送するとき、マイクロ命令ま
たはアドレス情報を一時記憶するバスレジスタ２
５、および前記第１制御記憶１１に格納すべきマ
イクロプログラムが内蔵されている内蔵プログラ
ム格納手段２３が備えられている。
次に本実施例の動作を詳細に説明する。
データ処理装置の初期設定時において行なわれ
る動作の１つはデータ処理装置内に設けられたハ
ードウエアを診断するためのマイクロプログラム
を第１制御記憶１１に格納することである。この
動作はマイクロプロセツサ２１が内蔵マイクロプ
ログラム格納手段２３の中のハードウエアを診断
するマイクロプログラムを１語づつ読出し、第２
デコーダ２４を制御して第２バス２１ａ、バスレ
ジスタ２５およびマイクロ命令レジスタ１２を介
して第１制御記憶１１に１語づつ急込むことによ
つて行なわれる。内蔵プログラム格納手段２３は
読出専用メモリであつてもよいし磁気的な記録媒
体を含むものであつてもよい。ハードウエアを診
断するためのマイクロプログラムが第１制御記憶
１１に格納されると、マイクロプロセツサ２１は
第２デコーダ２４を制御することによりアドレス
レジスタ１３を零にせしめ、クロツク制御回路１
７を制御し前記マイクロプログラムの実行を開始
させる。該マイクロプログラムは第１の論理装置
１に属するハードウエアおよびある場合は主記憶
装置３とチヤネル装置４とを診断する目的で実行
される。該マイクロプログラムにより全てのハー
ドウエアの正当性が確認されると、マイクロ命令
レジスタ１２の内容が第１デコーダ１４で解読さ
れてマイクロプロセツサ２１に対して初期格納マ
イクロプログラムの格納を要求するように制御さ
れる。初期格納マイクロプログラムは、外部記憶
装置６から外部記憶制御装置５およびチヤネル装
置４を介して主記憶装置３に対して本来のソフト
ウエアプログラム処理用マイクロプログラムを含
むデータを格納する機能を有する。初期格納マイ
クロプログラムの格納を要求されたマイクロプロ
セツサ２１は内蔵マイクロプログラム格納手段２
３の中の該マイクロプログラムを前述と同じ手段
により第１制御記憶１１に格納したあとで、第２
デコーダ２４を制御して該マイクロプログラムを
実行するように制御する。内蔵マイクロプログラ
ム格納手段２３の中のハードウエアの診断を行な
うためのマイクロプログラムと初期格納マイクロ
プログラムを分割して第１制御記憶１１に格納す
る目的は、両マイクロプログラムにおける割込処
理が異なるためである。すなわち、前者の割込処
理の機能は割込動作の正当性を確認するのに対
し、後者のそれは本来の割込を遂行するものだか
らである。
る動作の１つはデータ処理装置内に設けられたハ
ードウエアを診断するためのマイクロプログラム
を第１制御記憶１１に格納することである。この
動作はマイクロプロセツサ２１が内蔵マイクロプ
ログラム格納手段２３の中のハードウエアを診断
するマイクロプログラムを１語づつ読出し、第２
デコーダ２４を制御して第２バス２１ａ、バスレ
ジスタ２５およびマイクロ命令レジスタ１２を介
して第１制御記憶１１に１語づつ急込むことによ
つて行なわれる。内蔵プログラム格納手段２３は
読出専用メモリであつてもよいし磁気的な記録媒
体を含むものであつてもよい。ハードウエアを診
断するためのマイクロプログラムが第１制御記憶
１１に格納されると、マイクロプロセツサ２１は
第２デコーダ２４を制御することによりアドレス
レジスタ１３を零にせしめ、クロツク制御回路１
７を制御し前記マイクロプログラムの実行を開始
させる。該マイクロプログラムは第１の論理装置
１に属するハードウエアおよびある場合は主記憶
装置３とチヤネル装置４とを診断する目的で実行
される。該マイクロプログラムにより全てのハー
ドウエアの正当性が確認されると、マイクロ命令
レジスタ１２の内容が第１デコーダ１４で解読さ
れてマイクロプロセツサ２１に対して初期格納マ
イクロプログラムの格納を要求するように制御さ
れる。初期格納マイクロプログラムは、外部記憶
装置６から外部記憶制御装置５およびチヤネル装
置４を介して主記憶装置３に対して本来のソフト
ウエアプログラム処理用マイクロプログラムを含
むデータを格納する機能を有する。初期格納マイ
クロプログラムの格納を要求されたマイクロプロ
セツサ２１は内蔵マイクロプログラム格納手段２
３の中の該マイクロプログラムを前述と同じ手段
により第１制御記憶１１に格納したあとで、第２
デコーダ２４を制御して該マイクロプログラムを
実行するように制御する。内蔵マイクロプログラ
ム格納手段２３の中のハードウエアの診断を行な
うためのマイクロプログラムと初期格納マイクロ
プログラムを分割して第１制御記憶１１に格納す
る目的は、両マイクロプログラムにおける割込処
理が異なるためである。すなわち、前者の割込処
理の機能は割込動作の正当性を確認するのに対
し、後者のそれは本来の割込を遂行するものだか
らである。
前記初期格納マイクロプログラムを実行するこ
とにより、外部記憶装置６から主記憶装置３に、
第１制御部１１に格納すべき本来のソフトウエア
処理用マイクロプログラムが格納される。また、
アドレスレジスタで示される番地によりアクセス
可能な主記憶装置３のマイクロプログラムも格納
される。マイクロ命令レジスタ１２に格納されて
実行されるマイクロ命令はアドレスレジスタ１３
により示されるアドレス空間を分割することによ
り第１制御記憶１１から読み出されることもでき
るし、主記憶装置３からも読み出されることがで
きるようになつている。
とにより、外部記憶装置６から主記憶装置３に、
第１制御部１１に格納すべき本来のソフトウエア
処理用マイクロプログラムが格納される。また、
アドレスレジスタで示される番地によりアクセス
可能な主記憶装置３のマイクロプログラムも格納
される。マイクロ命令レジスタ１２に格納されて
実行されるマイクロ命令はアドレスレジスタ１３
により示されるアドレス空間を分割することによ
り第１制御記憶１１から読み出されることもでき
るし、主記憶装置３からも読み出されることがで
きるようになつている。
次に、マイクロプログラムにより、アドレスレ
ジスタ１３が主記憶装置３に存在するマイクロ命
令を実行するように制御される。ここで第１制御
記憶１１に格納すべき本来のソフトウエア処理用
マイクロ命令が主記憶装置３からマイクロ命令レ
ジスタ１２に読み出されたとき、マイクロプロセ
ツサ２１は第２デコーダ２４を制御して、格納す
べき第１制御記憶１１の番地情報を第２バス２１
ａおよびバスレジスタ２５を介してアドレスレジ
スタ１３に転送したあとで、マイクロ命令レジス
タ１２の内容を第１制御記憶１１に書き込む動作
を行なう。該動作は、アドレスレジスタ１３で示
される番地が予め定められた値となつたあとに行
なわれる。すなわち、アドレスレジスタ１３の内
容が予め番地情報の格納されている比較レジスタ
１５の内容と一致したとき一致信号１６ａにより
クロツク制御回路１７がクロツクを停止するよう
に制御されかつ、割込信号１７ａによりマイクロ
プロセツサ２１に割込が発生することにより上記
主記憶装置３からマイクロ命令レジスタ１２への
本来のソフトウエア処理用マイクロ命令読出動作
が行なわれるように制御される。
ジスタ１３が主記憶装置３に存在するマイクロ命
令を実行するように制御される。ここで第１制御
記憶１１に格納すべき本来のソフトウエア処理用
マイクロ命令が主記憶装置３からマイクロ命令レ
ジスタ１２に読み出されたとき、マイクロプロセ
ツサ２１は第２デコーダ２４を制御して、格納す
べき第１制御記憶１１の番地情報を第２バス２１
ａおよびバスレジスタ２５を介してアドレスレジ
スタ１３に転送したあとで、マイクロ命令レジス
タ１２の内容を第１制御記憶１１に書き込む動作
を行なう。該動作は、アドレスレジスタ１３で示
される番地が予め定められた値となつたあとに行
なわれる。すなわち、アドレスレジスタ１３の内
容が予め番地情報の格納されている比較レジスタ
１５の内容と一致したとき一致信号１６ａにより
クロツク制御回路１７がクロツクを停止するよう
に制御されかつ、割込信号１７ａによりマイクロ
プロセツサ２１に割込が発生することにより上記
主記憶装置３からマイクロ命令レジスタ１２への
本来のソフトウエア処理用マイクロ命令読出動作
が行なわれるように制御される。
上述の動作により引き続くマイクロ命令を次々
と格納せしめるためマイクロプロセツサ２１は次
に第２デコーダ２４を制御し、第２バス２１ａお
よびバスレジスタ２５を介してアドレスレジスタ
１３に主記憶装置に存在するマイクロ命令を実行
するよう番地情報を格納し、クロツクの停止を解
除させる。これにより第１制御記憶１１に格納す
べきマイクロ命令が再びマイクロ命令レジスタ１
２に格納される結果をもたらす。
と格納せしめるためマイクロプロセツサ２１は次
に第２デコーダ２４を制御し、第２バス２１ａお
よびバスレジスタ２５を介してアドレスレジスタ
１３に主記憶装置に存在するマイクロ命令を実行
するよう番地情報を格納し、クロツクの停止を解
除させる。これにより第１制御記憶１１に格納す
べきマイクロ命令が再びマイクロ命令レジスタ１
２に格納される結果をもたらす。
このようにして、主記憶装置３内にあるマイク
ロ命令が第１制御記憶１１に一語づつ転送され、
かくして主記憶装置３内に格納されている本来の
ソフトウエアプログラム処理用マイクロプログラ
ムが第１制御記憶１１に転送される。
ロ命令が第１制御記憶１１に一語づつ転送され、
かくして主記憶装置３内に格納されている本来の
ソフトウエアプログラム処理用マイクロプログラ
ムが第１制御記憶１１に転送される。
本発明の構成においてマイクロプロセツサ２１
は低速で小型のものが使用できるので本来のソフ
トウエア処理用マイクロプログラムをデータ処理
装置内に内蔵するのに比べ多量のハードウエアを
減少させることができる。
は低速で小型のものが使用できるので本来のソフ
トウエア処理用マイクロプログラムをデータ処理
装置内に内蔵するのに比べ多量のハードウエアを
減少させることができる。
さらにまた、マイクロプロセツサ２４はマイク
ロプログラム制御方式の特長である高度な論理機
能を有することができるし、機能の隔通性を持つ
のでマイクロプロセツサ２１により本発明におい
で述べた以外の機能を併せて遂行することができ
るという特徴がある。
ロプログラム制御方式の特長である高度な論理機
能を有することができるし、機能の隔通性を持つ
のでマイクロプロセツサ２１により本発明におい
で述べた以外の機能を併せて遂行することができ
るという特徴がある。
また本発明の構成においては主記憶装置３、チ
ヤネル装置４、外部記憶制御装置５および外部記
憶装置６が必要となるが、これらはソフトウエア
プログラムを実行する上で必須のものである。ま
た外部記憶装置６内に本来のソフトウエアプログ
ラムを処理するマイクロプログラムを格納してお
く必要があるが、データ処理装置内に内蔵するの
に比べて極廉な方法により実現できる。
ヤネル装置４、外部記憶制御装置５および外部記
憶装置６が必要となるが、これらはソフトウエア
プログラムを実行する上で必須のものである。ま
た外部記憶装置６内に本来のソフトウエアプログ
ラムを処理するマイクロプログラムを格納してお
く必要があるが、データ処理装置内に内蔵するの
に比べて極廉な方法により実現できる。
本発明はデータ処理装置内に小型の第二マイク
クロプロセツサを備え、本来のソフトプログラム
処理用マイクロプログラムを主記憶装置から格納
出来るような手段を設けることにより該マイクロ
プログラムをデータ処理装置内に内蔵することな
くハードウエア量を少なくすることができるとい
う効果がある。
クロプロセツサを備え、本来のソフトプログラム
処理用マイクロプログラムを主記憶装置から格納
出来るような手段を設けることにより該マイクロ
プログラムをデータ処理装置内に内蔵することな
くハードウエア量を少なくすることができるとい
う効果がある。
図は本発明の一実施例を示す図である。
１……第１の論理装置、２……第２の論理装
置、３……主記憶装置、４……チヤネル装置、５
……外部記憶制御装置、６……外部記憶装置、１
１……第１制御記憶、１２……マイクロ命令レジ
スタ、１３……アドレスレジスタ、１４……第１
デコーダ、１５……比較レジスタ、１６……比較
器、１７……クロツク制御回路、２１……マイク
ロプロセツサ、２２……第２制御記憶、２３……
内蔵マイクロプログラム格納手段、２４……第二
デコーダ、２５……バスレジスタ。
置、３……主記憶装置、４……チヤネル装置、５
……外部記憶制御装置、６……外部記憶装置、１
１……第１制御記憶、１２……マイクロ命令レジ
スタ、１３……アドレスレジスタ、１４……第１
デコーダ、１５……比較レジスタ、１６……比較
器、１７……クロツク制御回路、２１……マイク
ロプロセツサ、２２……第２制御記憶、２３……
内蔵マイクロプログラム格納手段、２４……第二
デコーダ、２５……バスレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 主記憶に格納されたマイクロプログラムの実
行終了の検出に応答して割込信号を発生する割込
信号発生手段と、 この割込信号発生手段からの割込信号に応答し
て制御を行うマイクロプロセツサ手段と、 このマイクロプロセツサ手段の制御により前記
主記憶に格納されたソフトウエア処理用マイクロ
命令を制御記憶に転送する手段とを含だことを特
徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295481A JPS57157354A (en) | 1981-03-24 | 1981-03-24 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295481A JPS57157354A (en) | 1981-03-24 | 1981-03-24 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57157354A JPS57157354A (en) | 1982-09-28 |
| JPS6252332B2 true JPS6252332B2 (ja) | 1987-11-05 |
Family
ID=12650407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4295481A Granted JPS57157354A (en) | 1981-03-24 | 1981-03-24 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57157354A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105238A (ja) * | 1985-10-31 | 1987-05-15 | Fujitsu Ltd | 命令格納装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363836A (en) * | 1976-11-18 | 1978-06-07 | Nippon Telegr & Teleph Corp <Ntt> | Initial program loading system of processor composition |
-
1981
- 1981-03-24 JP JP4295481A patent/JPS57157354A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363836A (en) * | 1976-11-18 | 1978-06-07 | Nippon Telegr & Teleph Corp <Ntt> | Initial program loading system of processor composition |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57157354A (en) | 1982-09-28 |
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