JPS62105238A - 命令格納装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 制御記憶にマイクロプログラムを格納しておいて、これ
をマイクロ命令レジスタに読み出して実行することによ
り制御を行なう情報処理袋！において、従来、マイクロ
プログラムのｉＰＬに際する制御記憶への書き込みは、
マイクロ命令の長さがデータバスのバス幅より大である
ため、専用のハードウェアを設けて、制御記憶をバス幅
のブロックに区分し該各ブロックへ順次データバスのデ
ータを書き込むという方式によって行なっていた０本発
明は、マイクロプログラムの制御記憶への書き込みのみ
に用いる前記専用のハードウェアを設ける必要のない、
従ってハードウェア量の少ないマイクロ命令制御方式の
情報処理装置を実現することの可能なマイクロ命令格納
方式を開示している。

［産業上の利用分野コ 本発明はマイクロ命令制御方式の情報処理装置における
該マイクロ命令の制御記憶への書き込みの制御に関する
ものであって、特に該書き込みのための多量の専用のハ
ードウェアを必要とすることなく、マイクロ命令を制御
記憶に書き込むことの可能な制御方式に係る。

［従来の技術］ 第３図はマイクロ命令制御方式の情報処理装置の制御を
説明する図であって、１は制御記憶（以下、Ｃ８ともい
う）、２はマイクロ命令アドレスレジスタ　（以下Ｍｉ
Ａともいう）、３はマイクロ命令レジスタ　（以下Ｍｉ
Ｒともいう）、４は制御回路を表している。

第３図について、その制御を説明すると、制御記憶１に
格納されているマイクロプログラムのマイクロ命令をＭ
　ｉ　Ａ　２に保持されている実行アドレスに従って読
み出して、これをＭｉＲ３に格納し、該Ｍ　ｉ　Ｒ３の
内容を制御回路４が解読し実行することによって制御が
行なわれる。

制御記憶１は書き込みと読み出しが可能なメモリで構成
されているが、電源投入等の初期設定時に一度マイクロ
プログラムを書き込むと、以降は前述のようにこれを読
み出すだけの動作となる。

第４図はマイクロ命令を制御記憶に書き込む場合の制御
を説明する図であって、１〜３は第３図と同様であり、
５はデータバス、６はゲートを示している。

第４図において、データバスラに乗せられたデータ（マ
イクロ命令）はＣＳライト信号により開けられたゲート
６を経由して、ＭｉＡ２　　によって指定される制御記
憶１のアドレス上の位置に書き込まれる。

［発明が解決しようとする問題点］ マイクロ命令が水平型マイクロ命令である場合には命令
１ワードが通常数十ビットで構成されるので、データバ
スのバス幅（ビット数）の数倍になるからマイクロ命令
を一度に制御記憶に書き込むことが不可能になる。

そのため、従来、第５図に示すように、制御記憶１を　
１゜〜１ｎで示すようにブロック。〜ブロックｎに分割
すると共に、これらに対応して、ゲート　６゜〜６ｎを
設け、これをセレクト信号（０〜ｎ）によって開閉する
ことにより、ＭｉＡ２のアドレス値を一定にしたまま、
マイクロ命令の１ワードをデータバスのバス幅に分割し
て順次制御記憶のブロックごとに書き込むという方式が
採られていた。

このような、従来の方式においては、第５図に見られる
ように、複雑で少なからぬ量のハードウェアを、初期設
定時にマイクロ命令を制御ｉ憶に格納するだけのために
設けなければならず、これが装置の小形化や経済化を阻
害するという問題点があった。

本発明はこのような従来の問題点に鑑み、制御記憶への
マイクロ命令の書き込みだけのために多量で複雑なハー
ドウェアを設けることを必要とせず、容易にマイクロ命
令を制御記憶に格納することの可能な情報処理装置を提
供することを目的としている。

［問題点を解決するための手段］ 上記目的は本発明によれば、特許請求の範囲に記載のと
おり、制御記憶に複数のマイクロ命令からなるマイクロ
プログラムを格納しておいて、該制御記憶から読み出し
たマイクロ命令をマイクロ命令レジスタに保持して実行
することにより制御を行なう情報処理装置において、マ
イクロ命令レジスタの内容を制御記憶に書き込む手段を
設け、制御記憶にマイクロプログラムを格納する際、該
制御記憶に格納すべきマイクロ命令を一旦、スキャンデ
ータレジスタに格納して、これをスキャン機能を用いて
直列的にマイクロ命令レジスタに格納した後、前記手段
を用いることにより並列的に制御記憶に書き込むことを
特徴とするマイクロ命令格納方式により達成される。

［実施例］ 第１図は本発明の１実施例を示すブロック図であって、
１〜４は第３図の場合と同様であり、７．８はゲート、
９゜、９Ｉは内部のフリップフロップ（以下、ＦＦとも
いう）を表している。

第１図において通常は制御記憶１に格納されているマイ
クロ命令がＭｉＡ２で示されるアドレスに従って読み出
されて、ゲート８を経てＭｉＲ３に格納され、これが、
制御回路４によって実行されて情報処理装置の制御が行
なわれる。

そして、スキャンインあるいはスキャンアウト、すなわ
ち、試験等のために、内部のＦＦやレジスタにデータを
セットする機能あるいは障害等に際してこれらＦＦやレ
ジスタなどの内容をダンプアウトする機能を用いて、試
験データのセット　（スキャンイン）や凍結データの出
力（スキャンアウト）を行なう場合には、図中ＦＦ９゜
と　Ｍ　ｉ　Ｒ３およびＦＦ９．が直列に接続されてい
る回路を使って、矢印の方向にデータをシフトするが、
スキャンインの場合なら所望のレジスタあるいはＦＦに
所望のデータがセットされるまで、またスキャンアウト
の場合なら、全ＦＦあるいはレジスタのデータが得られ
るまでシフトを続行する。

そして、マイクロ命令を制御記憶に書き込む場合には、
先のスキャンインの場合の機能を使って、マイクロ命令
をＭｉＲに直列的にセットした上、ＣＳライト信号によ
りゲート７を開けて、Ｍ　ｉ　Ａ　２　のによって指定
されるアドレスに書き込みを行なう。

すなわち、本発明は制御記憶へのマイクロ命令の書き込
みに際して、制御記憶と同一ビット幅を有し、通常制御
記憶より読み込んだマイクロ命令をセットし、これを制
御部へ渡して命令の実行を行なうＭｉＲを用いることを
主要な特徴とするもので、イニシャルローディング時、
ＭｉＲに格納すべきマイクロ命令をセットシ、これを　
ＭｉＡで指定されなＣＳアドレスへ格納する。

ここで、ＭｉＲへのマイクロ命令のセット方法であるが
、データバスよりデータバス幅と同一のビット数をセッ
トしていくのであれば、第５図に示した方法と同一のＭ
ｉＲのブロック切替えが必要となり、又ＭｉＡの入力に
データバスの経路が必要となってくる。

そこで、本実施例では、診断時に全レジスタ（複数のＦ
Ｆ）およびフリップフロップを直列に接続し、その動作
を確認するために全ＦＦをデータがシフトするＦＦのス
キャンルートを用いて　ＭｉＲをセットすることを可能
としている。

スキャンルートはシステム診断のためにすでに用意され
ており、そのためのハードウェアの追加は必要ない、こ
の、スキャンにより　ＭｉＲに直列的にマイクロ命令を
セットしてＭｉＲの全ビットが整ったところで制御記憶
へのライト指示（ＣＳライト）を出している。

第２図は本発明の他の実施例を示すブロック図であって
、先の第１図が発明の基本的構成を明確にするため単純
化して表示したのに対し、本図では周辺との関係を図上
で示すためやや範囲を広く採って表示している。

第２図において、符号１．３．７．８については、第１
図と同様であり、１０はスキャンデータレジスタ、１１
゜〜１１．は内部レジスタ、１２０〜１２４は制ｔｌｌ
ＦＦ、１３．１４はマルチプレクサ、１５は主記憶、１
６はプロセッサを表している。

本実施例の場合、スキャン動作に際しては、内部レジス
タ１１゜〜１１７、制御ＦＦ１２゜〜１２４、ＭｉＲ３
，スキャンデータレジスタ１０が総て直列に接続される
が、マイクロ命令を制御記憶へ格納する際には、ＭｉＲ
ライト信号により、マルチプレクサ１３および１４の回
路を切り替えることにより、スキャンデータレジスタ１
０の内容が参照符ＡおよびＡ′で示される回路を通じて
、直接ＭｉＲ３に１ビツトづつ直列的に格納される。そ
して、ＭｉＲに１マイクロ命令全部が格納されたときゲ
ート７を通じて制御記憶へ１度に並列的に書き込まれる
。

従って、内部レジスタ１１．〜１１．や制御ＦＦ１２゜
〜１２４の総てを直列に接続して、スキャンデータレジ
スタ１０にセットしたデータをＭｉＲ３に送り込む場合
に比し、はるかに高速度で、マイクロ命令を制御記憶に
書き込むことができる。

［発明の効果］ 以上詳細に説明したように本発明の方式によれば、マイ
クロ命令制御方式の情報処理装置において、マイクロ命
令の１ワードのビット長がデータバスのバス幅より大き
な場合であっても、マイクロ命令を制御記憶に格納する
ための多量で複雑な専用のハードウェアを設ける必要が
ないからより小形で経済的な装置を実現し得る利点があ
る。

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロック図２第２図は
本発明の他の実施例を示すブロック図、第３図はマイク
ロ命令制御方式の情報処理装置の制御を説明する図、第
４図はマイクロ命令を制御記憶に書き込む場合の制御を
説明する図、第５図は従来の水平型マイクロ命令の制御
記憶への書き込みを説明する図である。 １　・・・・・・制御記憶、２・・・・・・マイクロ命
令アドレスレジスタ、３　・・・・・・マイクロ命令レ
ジスタ、４　・・・・・・制御回路、５・・・・・・デ
ータバス、６．６゜〜６ｎ、７．８　・・・・・・　ゲ
ート、９ｏ、９゜・・・・・・フリップフロップ、１０
・・・・・・スキャンデータレジスタ、１１゜〜・１１
．・・・・・・内部レジスタ、１２゜〜１２．・・・・
・・制御ＦＦ、１３、】４・・・・・・マルチプレクサ
、】５　・・・・・・主記憶、１６・・・・・・プロセ
ッサ 、′−＼ 代理人　弁理士　井　桁　貞　−・、　−ニ一 本発明のグ尖施Ｐ１のブロック図 第　１　図 マイクロ命令制御方式の情報処理装置の１１抑帽脱四−
する２第３図 マイクロ命令く制加詑憶、ト書き込む埼与の牛１仰り（
膚する２第　４　図

Claims (1)

【特許請求の範囲】
1. 制御記憶に複数のマイクロ命令からなるマイクロプログ
   ラムを格納しておいて、該制御記憶から読み出したマイ
   クロ命令をマイクロ命令レジスタに保持して実行するこ
   とにより制御を行なう情報処理装置において、マイクロ
   命令レジスタの内容を制御記憶に書き込む手段を設け、
   制御記憶にマイクロプログラムを格納する際、該制御記
   憶に格納すべきマイクロ命令を一旦、スキャンデータレ
   ジスタに格納して、これをスキャン機能を用いて直列的
   にマイクロ命令レジスタに格納した後、前記手段を用い
   ることにより並列的に制御記憶に書き込むことを特徴と
   するマイクロ命令格納方式。