JP2760694B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JP2760694B2 JP2760694B2 JP6351692A JP6351692A JP2760694B2 JP 2760694 B2 JP2760694 B2 JP 2760694B2 JP 6351692 A JP6351692 A JP 6351692A JP 6351692 A JP6351692 A JP 6351692A JP 2760694 B2 JP2760694 B2 JP 2760694B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッササ
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来のマイクロプロセッサは、例えば図
３に示す構成となっていた。図３に示す従来例のマイク
ロプロセッサはＣＰＵ５０，メモリ５２、ならびに周辺
装置５４を備え、ＣＰＵ５０とメモリ５２とはデータ線
６２およびアドレス線６４とにより接続され、ＣＰＵ５
０と周辺装置５４とはデータ線６２、アドレス線６４お
よび信号線６６により接続され構成されている。ＣＰＵ
５０は、メモリまたは周辺装置のアドレスコードを命令
中に含む直接アドレシング方式の命令によって動作し、
ＣＰＵ５０はそれらの命令をメモリ５２よりフェッチす
る。
３に示す構成となっていた。図３に示す従来例のマイク
ロプロセッサはＣＰＵ５０，メモリ５２、ならびに周辺
装置５４を備え、ＣＰＵ５０とメモリ５２とはデータ線
６２およびアドレス線６４とにより接続され、ＣＰＵ５
０と周辺装置５４とはデータ線６２、アドレス線６４お
よび信号線６６により接続され構成されている。ＣＰＵ
５０は、メモリまたは周辺装置のアドレスコードを命令
中に含む直接アドレシング方式の命令によって動作し、
ＣＰＵ５０はそれらの命令をメモリ５２よりフェッチす
る。
【０００３】ＣＰＵ５０が周辺装置５４からデータを読
み込む場合のＣＰＵ５０の動作を、図４のタイミングチ
ャートを参照して説明する。ＣＰＵ５０はクロックＣＫ
に同期して動作し、まずメモリ５２より命令をフェッチ
する。すなわち期間Ｔ２１において、ＣＰＵ５０は、目
的とする命令が格納されているアドレスを示す信号Ｄ１
〜Ｄ３を順次アドレス線６４に出力し、データ線６２を
通じてメモリ５２より３ワードのデータを順次取り込
む。第一ワードのデータは後続する第二ワードのデータ
の命令の種類を示す命令コードであり、本例の場合に
は、周辺装置からのデータ読込み命令コードである。そ
して、第三ワードのデータは読み込むデータが格納され
ている所在を示すアドレスコードである。ＣＰＵ５０は
メモリ５２よりこの命令のフェッチを終了すると、命令
に含まれる命令コードをデコードして周辺装置からデー
タを読み込む命令であることを認識する。この認識後
に、命令に含まれているアドレスコードＥ１にもとづ
き、アドレス信号Ｄｎをアドレス線６４に出力し、同時
に信号線６６のリード／ライト（ＲＤ／ＷＲ）信号をハ
イレベルとする。周辺装置５４は、アドレス信号Ｄｎ
と、ハイレベルのＲＤ／ＷＲ信号を受信すると、アドレ
スＤｎに格納されているデータＥｎの出力準備をする。
出力準備期間Ｔ２３の後、周辺装置５４から確定データ
Ｅｎがデータ線６２に出力される。ＣＰＵ５０は同デー
タＥｎをデータ線６２を通じて受け取る。ＣＰＵ５０が
周辺装置１２にアクセスを開始してから確定データＥｎ
の受信完了まで、処理期間Ｔ２２を必要とする。
み込む場合のＣＰＵ５０の動作を、図４のタイミングチ
ャートを参照して説明する。ＣＰＵ５０はクロックＣＫ
に同期して動作し、まずメモリ５２より命令をフェッチ
する。すなわち期間Ｔ２１において、ＣＰＵ５０は、目
的とする命令が格納されているアドレスを示す信号Ｄ１
〜Ｄ３を順次アドレス線６４に出力し、データ線６２を
通じてメモリ５２より３ワードのデータを順次取り込
む。第一ワードのデータは後続する第二ワードのデータ
の命令の種類を示す命令コードであり、本例の場合に
は、周辺装置からのデータ読込み命令コードである。そ
して、第三ワードのデータは読み込むデータが格納され
ている所在を示すアドレスコードである。ＣＰＵ５０は
メモリ５２よりこの命令のフェッチを終了すると、命令
に含まれる命令コードをデコードして周辺装置からデー
タを読み込む命令であることを認識する。この認識後
に、命令に含まれているアドレスコードＥ１にもとづ
き、アドレス信号Ｄｎをアドレス線６４に出力し、同時
に信号線６６のリード／ライト（ＲＤ／ＷＲ）信号をハ
イレベルとする。周辺装置５４は、アドレス信号Ｄｎ
と、ハイレベルのＲＤ／ＷＲ信号を受信すると、アドレ
スＤｎに格納されているデータＥｎの出力準備をする。
出力準備期間Ｔ２３の後、周辺装置５４から確定データ
Ｅｎがデータ線６２に出力される。ＣＰＵ５０は同デー
タＥｎをデータ線６２を通じて受け取る。ＣＰＵ５０が
周辺装置１２にアクセスを開始してから確定データＥｎ
の受信完了まで、処理期間Ｔ２２を必要とする。
【０００４】
【発明が解決しようとする課題】このように、直接アド
レシング方式の命令で動作する従来のマイクロプロセッ
サでは、ＣＰＵがメモリや周辺装置からデータを読み込
む場合、命令に含まれるメモリや周辺装置のアドレスコ
ードまでフェッチした後、命令を解読して命令で指示さ
れたメモリまたは周辺装置へアクセスを開始するため、
アクセスの実行に要する所要時間が長くなるという問題
があった。ＣＰＵはこの間データを取得するまでウェイ
ト状態となることが多く、特に周辺装置はメモリ等の半
導体ディバイスと比較して一般的に応答速度が遅いた
め、周辺装置に対するアクセス所要時間は一層長くな
る。これは、マイクロプロセッサの応答速度を大きく低
下させる要因となっていた。
レシング方式の命令で動作する従来のマイクロプロセッ
サでは、ＣＰＵがメモリや周辺装置からデータを読み込
む場合、命令に含まれるメモリや周辺装置のアドレスコ
ードまでフェッチした後、命令を解読して命令で指示さ
れたメモリまたは周辺装置へアクセスを開始するため、
アクセスの実行に要する所要時間が長くなるという問題
があった。ＣＰＵはこの間データを取得するまでウェイ
ト状態となることが多く、特に周辺装置はメモリ等の半
導体ディバイスと比較して一般的に応答速度が遅いた
め、周辺装置に対するアクセス所要時間は一層長くな
る。これは、マイクロプロセッサの応答速度を大きく低
下させる要因となっていた。
【０００５】本発明の目的は、このような無駄時間の発
生を解消し、ＣＰＵがメモリや周辺装置から高速に確定
データを読み出せるようにしたマイクロプロセッサを提
供することにある。
生を解消し、ＣＰＵがメモリや周辺装置から高速に確定
データを読み出せるようにしたマイクロプロセッサを提
供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成すべく本
発明のマイクロプロセッサは、命令コードおよびアドレ
スコードを含む命令が格納されたメモリと、本メモリか
ら命令を読み出すＣＰＵと、命令に含まれるアドレスコ
ードをデコードするアドレス制御回路とを備えたマイク
ロプロセッサであって、ＣＰＵはメモリから命令を読み
取り、読み取った命令コードを識別することにより本命
令の後方にアドレスコードが含まれていることを認識し
た場合、ＣＰＵはアドレスコードの読み取り動作に応動
しアドレス制御回路へ読取り指令信号を出力し、アドレ
ス制御回路は読取り指令信号に応動してアドレスコード
を読取り読み取ったアドレスコードをデコードして得た
アドレス信号をメモリまたは周辺装置に出力することを
特徴とする。
発明のマイクロプロセッサは、命令コードおよびアドレ
スコードを含む命令が格納されたメモリと、本メモリか
ら命令を読み出すＣＰＵと、命令に含まれるアドレスコ
ードをデコードするアドレス制御回路とを備えたマイク
ロプロセッサであって、ＣＰＵはメモリから命令を読み
取り、読み取った命令コードを識別することにより本命
令の後方にアドレスコードが含まれていることを認識し
た場合、ＣＰＵはアドレスコードの読み取り動作に応動
しアドレス制御回路へ読取り指令信号を出力し、アドレ
ス制御回路は読取り指令信号に応動してアドレスコード
を読取り読み取ったアドレスコードをデコードして得た
アドレス信号をメモリまたは周辺装置に出力することを
特徴とする。
【０００７】
【作用】アドレス制御回路は、ＣＰＵからの出力された
読取り指令信号に応動してアドレスコードを読取り、デ
コードしたアドレス信号をメモリまたは周辺装置に出力
する。このアドレス信号を周辺装置が受信し、受信した
アドレス信号にもとづきデータの出力準備を開始する。
ＣＰＵは周辺装置へ直ちにアクセスする必要がなく、周
辺装置がデータの出力準備中に他の処理を実行すること
ができる。
読取り指令信号に応動してアドレスコードを読取り、デ
コードしたアドレス信号をメモリまたは周辺装置に出力
する。このアドレス信号を周辺装置が受信し、受信した
アドレス信号にもとづきデータの出力準備を開始する。
ＣＰＵは周辺装置へ直ちにアクセスする必要がなく、周
辺装置がデータの出力準備中に他の処理を実行すること
ができる。
【０００８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に本発明によるマイクロプロセッサの一
例を示す。このマイクロプロセッサは中央演算回路（Ｃ
ＰＵ）１０、メモリ１２、周辺装置１４および１６なら
びにアドレス制御回路１８を備え、ＣＰＵ１０とメモリ
１２とはデータ線２４および外部アドレス線２２とによ
り接続され、ＣＰＵ１０と周辺装置１４，１６とはデー
タ線２４および信号線２６により接続されている。ま
た、ＣＰＵ１０とアドレス制御回路１８とは、データ線
２４、外部アドレス線２２、ならびに信号線２８により
接続され、アドレス制御回路１８と周辺装置１４，１６
とは内部アドレス線３０により接続されている。
説明する。図１に本発明によるマイクロプロセッサの一
例を示す。このマイクロプロセッサは中央演算回路（Ｃ
ＰＵ）１０、メモリ１２、周辺装置１４および１６なら
びにアドレス制御回路１８を備え、ＣＰＵ１０とメモリ
１２とはデータ線２４および外部アドレス線２２とによ
り接続され、ＣＰＵ１０と周辺装置１４，１６とはデー
タ線２４および信号線２６により接続されている。ま
た、ＣＰＵ１０とアドレス制御回路１８とは、データ線
２４、外部アドレス線２２、ならびに信号線２８により
接続され、アドレス制御回路１８と周辺装置１４，１６
とは内部アドレス線３０により接続されている。
【０００９】ＣＰＵ１０は、メモリまたは周辺装置のア
ドレスコードを命令中に含む直接アドレシング方式の命
令によって動作し、ＣＰＵ１０はそれらの命令をメモリ
１２よりフェッチする。またＣＰＵ１０は、メモリ１２
からフェッチした命令がメモリ１２または周辺装置１４
または１６からデータを読み取る命令であった場合、ア
ドレス制御回路１８にデータ読取りのための信号を、Ｒ
Ｄ／ＷＲ信号線に出力する。この信号は、実施例の命令
の最後に含まれるアドレス信号Ａ３に基づき、メモリ１
２から出力されたデータ線２４上のアドレスコードをア
ドレス制御回路にフェッチさせるための信号である。Ｒ
Ｄ／ＷＲ信号は、ハイレベルでリードを、ローレベルで
ライトを意味する。また、ＣＰＵ１０は、同期信号線３
２から入力される図２に示すクロックＣＫに同期して動
作する。
ドレスコードを命令中に含む直接アドレシング方式の命
令によって動作し、ＣＰＵ１０はそれらの命令をメモリ
１２よりフェッチする。またＣＰＵ１０は、メモリ１２
からフェッチした命令がメモリ１２または周辺装置１４
または１６からデータを読み取る命令であった場合、ア
ドレス制御回路１８にデータ読取りのための信号を、Ｒ
Ｄ／ＷＲ信号線に出力する。この信号は、実施例の命令
の最後に含まれるアドレス信号Ａ３に基づき、メモリ１
２から出力されたデータ線２４上のアドレスコードをア
ドレス制御回路にフェッチさせるための信号である。Ｒ
Ｄ／ＷＲ信号は、ハイレベルでリードを、ローレベルで
ライトを意味する。また、ＣＰＵ１０は、同期信号線３
２から入力される図２に示すクロックＣＫに同期して動
作する。
【００１０】アドレス制御回路１８は、ＣＰＵ１０の制
御の下にメモリ１２ないし周辺装置１４または１６へア
クセスを行う回路である。アドレス制御回路１８は、Ｃ
ＰＵ１０から信号線２８に出力されたＲＤ／ＷＲ信号に
同期して、データ線２４上のアドレスコードＣ１をフェ
ッチし、同コードＣ１をデコードし、該当するメモリま
たは周辺装置へアクセスする。
御の下にメモリ１２ないし周辺装置１４または１６へア
クセスを行う回路である。アドレス制御回路１８は、Ｃ
ＰＵ１０から信号線２８に出力されたＲＤ／ＷＲ信号に
同期して、データ線２４上のアドレスコードＣ１をフェ
ッチし、同コードＣ１をデコードし、該当するメモリま
たは周辺装置へアクセスする。
【００１１】メモリ１２は、ＣＰＵ１０が処理するステ
ップ命令または（および）データを一時記憶する記憶器
である。メモリ１２に記録されている記憶内容を読み出
すには、ＣＰＵ１０が読取りを目的とするメモリ１２の
アドレス信号を、外部アドレス線に出力することにより
行う。アドレス信号で指定されたメモリ１２内の記録デ
ータは、アドレス信号に同期してデータ線２４へ出力さ
れる。
ップ命令または（および）データを一時記憶する記憶器
である。メモリ１２に記録されている記憶内容を読み出
すには、ＣＰＵ１０が読取りを目的とするメモリ１２の
アドレス信号を、外部アドレス線に出力することにより
行う。アドレス信号で指定されたメモリ１２内の記録デ
ータは、アドレス信号に同期してデータ線２４へ出力さ
れる。
【００１２】周辺装置１４および１６は、一次メモリ１
２に対し、二次メモリとして構成されている。周辺装置
１４または１６からのデータの読み出しは、アドレス制
御回路１８からの内部アドレス線３０を介してのアクセ
スに応動して、該当データの検索が開始される。検索さ
れたデータは、信号線２６を介してＣＰＵ１０から出力
されたアドレス信号に応動して記録されているデータを
データ線２４へ出力する。
２に対し、二次メモリとして構成されている。周辺装置
１４または１６からのデータの読み出しは、アドレス制
御回路１８からの内部アドレス線３０を介してのアクセ
スに応動して、該当データの検索が開始される。検索さ
れたデータは、信号線２６を介してＣＰＵ１０から出力
されたアドレス信号に応動して記録されているデータを
データ線２４へ出力する。
【００１３】動作状態において、ＣＰＵ１０が、周辺装
置１４または１６に記録されているデータを読み込む動
作を、図２のタイミングチャートを参照して説明する。
まずＣＰＵ１０がメモリ１２より、周辺装置１４または
１６からのデータ読み取り命令をフェッチする。すなわ
ち期間Ｔ１１において、ＣＰＵ１０は命令が格納されて
いるアドレスの信号Ａ１〜Ａ３を、順次外部アドレス線
２２に出力し、メモリ１２よりデータ線２４を通じて対
応する３ワードのデータを順次取り込む。第一ワードの
データがその命令の種類を示す命令コードであり、この
場合には周辺装置からのデータ読み取り命令である。ま
た、第三ワードのデータがアドレスコードであり、周辺
装置１４を識別するデータである。
置１４または１６に記録されているデータを読み込む動
作を、図２のタイミングチャートを参照して説明する。
まずＣＰＵ１０がメモリ１２より、周辺装置１４または
１６からのデータ読み取り命令をフェッチする。すなわ
ち期間Ｔ１１において、ＣＰＵ１０は命令が格納されて
いるアドレスの信号Ａ１〜Ａ３を、順次外部アドレス線
２２に出力し、メモリ１２よりデータ線２４を通じて対
応する３ワードのデータを順次取り込む。第一ワードの
データがその命令の種類を示す命令コードであり、この
場合には周辺装置からのデータ読み取り命令である。ま
た、第三ワードのデータがアドレスコードであり、周辺
装置１４を識別するデータである。
【００１４】ＣＰＵ１０は、読み取り命令をフェッチ後
に読取ったデータをデコードし、命令の内容に従い読み
取りを実行する。ＣＰＵ１０は最初の命令コードをフェ
ッチした段階で、命令が周辺装置からデータを取り込む
命令であることを知る。この認識に応動し、ＣＰＵ１０
は最後のアドレス信号Ａ３によるメモリ１２の出力信号
であるアドレスコードＣ１をフェッチするタイミング
で、ＲＥ／ＷＲ信号線２８にタイミング信号を出力す
る。アドレス制御回路１８は、この信号を受け本信号に
同期したデータ線２４上のアドレスコードＣ１を受信す
る。
に読取ったデータをデコードし、命令の内容に従い読み
取りを実行する。ＣＰＵ１０は最初の命令コードをフェ
ッチした段階で、命令が周辺装置からデータを取り込む
命令であることを知る。この認識に応動し、ＣＰＵ１０
は最後のアドレス信号Ａ３によるメモリ１２の出力信号
であるアドレスコードＣ１をフェッチするタイミング
で、ＲＥ／ＷＲ信号線２８にタイミング信号を出力す
る。アドレス制御回路１８は、この信号を受け本信号に
同期したデータ線２４上のアドレスコードＣ１を受信す
る。
【００１５】アドレス制御回路１８は、受信したアドレ
スコードＣ１をデコードして、データ読み取り先のアド
レスとする。このアドレス信号は内部アドレス線３０に
出力され、周辺装置１４は自己がアクセスされたことを
知る。
スコードＣ１をデコードして、データ読み取り先のアド
レスとする。このアドレス信号は内部アドレス線３０に
出力され、周辺装置１４は自己がアクセスされたことを
知る。
【００１６】周辺装置１４は、アドレス制御回路１８か
らのアドレス信号Ｂ１により該当するデータＣｎの検索
を開始する。
らのアドレス信号Ｂ１により該当するデータＣｎの検索
を開始する。
【００１７】ＣＰＵ１０は、第三ワードのアドレスデー
タをデコードし、デコードしたアドレスコードＡｎを信
号線２６へ出力する。
タをデコードし、デコードしたアドレスコードＡｎを信
号線２６へ出力する。
【００１８】周辺装置１４は期間Ｔ１４を要して検索し
たデータＣｎを、ＣＰＵ１０からの信号線２６を介して
出力されるアドレス信号Ａｎを受け、確定データをデー
タ線２４へ出力する。周辺装置１４により出力された確
定データＣｎをＣＰＵ１０が取得する。
たデータＣｎを、ＣＰＵ１０からの信号線２６を介して
出力されるアドレス信号Ａｎを受け、確定データをデー
タ線２４へ出力する。周辺装置１４により出力された確
定データＣｎをＣＰＵ１０が取得する。
【００１９】ＣＰＵ１０がメモリ１２から命令をフェッ
チしてから周辺装置１４へアドレスコードＡｎを出力す
るまでの期間Ｔ１４に、ＣＰＵ１０は、他の処理をする
ことができる。また、ＣＰＵ１０が他の処理をしている
期間Ｔ１２において、周辺装置はアドレス制御回路１８
によってアクセスされデータＣｎの出力準備をしてお
り、準備期間Ｔ１４の終了前後にＣＰＵ１０が周辺装置
へアドレスコードを出力すれば、確定データの読み取り
所用期間Ｔ１はより短縮される。
チしてから周辺装置１４へアドレスコードＡｎを出力す
るまでの期間Ｔ１４に、ＣＰＵ１０は、他の処理をする
ことができる。また、ＣＰＵ１０が他の処理をしている
期間Ｔ１２において、周辺装置はアドレス制御回路１８
によってアクセスされデータＣｎの出力準備をしてお
り、準備期間Ｔ１４の終了前後にＣＰＵ１０が周辺装置
へアドレスコードを出力すれば、確定データの読み取り
所用期間Ｔ１はより短縮される。
【００２０】以上、ＣＰＵ１０が周辺装置１４からデー
タを読み出す場合を例に説明したが、周辺装置１６から
データを読み出す場合も動作は基本的に同じであり、メ
モリ１２から読み出された命令に周辺装置１６のアドレ
スコードが含まれている場合には、周辺装置１６は自身
を示すアドレス信号をアドレス制御回路１８より内部ア
ドレス線３０を通じて受け取り、データをデータ線２４
に出力する。
タを読み出す場合を例に説明したが、周辺装置１６から
データを読み出す場合も動作は基本的に同じであり、メ
モリ１２から読み出された命令に周辺装置１６のアドレ
スコードが含まれている場合には、周辺装置１６は自身
を示すアドレス信号をアドレス制御回路１８より内部ア
ドレス線３０を通じて受け取り、データをデータ線２４
に出力する。
【００２１】また、ＣＰＵが周辺装置からデータを読み
取る場合だけでなく、低速のメモリからデータを読み出
す場合にも、アドレス制御回路によってＣＰＵより早く
メモリにアドレスを与えることができ、メモリに対する
アクセス時間の短縮が可能となる。
取る場合だけでなく、低速のメモリからデータを読み出
す場合にも、アドレス制御回路によってＣＰＵより早く
メモリにアドレスを与えることができ、メモリに対する
アクセス時間の短縮が可能となる。
【００２２】なお、本実施例ではアドレス制御回路１８
をＣＰＵの外部に設けたが、アドレス制御回路をＣＰＵ
の内部に設けることももちろん可能である。また、この
例では周辺装置は２台としたが、さらに多くの周辺装置
が接続されていてもよい。
をＣＰＵの外部に設けたが、アドレス制御回路をＣＰＵ
の内部に設けることももちろん可能である。また、この
例では周辺装置は２台としたが、さらに多くの周辺装置
が接続されていてもよい。
【００２３】
【発明の効果】以上説明したように本発明のマイクロプ
ロセッサでは、アドレス制御回路は、アドレスコードを
デコードし、デコードしたアドレスコードにもとづきア
ドレス信号をメモリまたは周辺装置に出力する。このア
ドレス制御回路によるアクセスは、ＣＰＵが他のデータ
を処理中に実行され、ＣＰＵが周辺装置へアドレス信号
を出力する前に処理が開始される。ＣＰＵは、周辺装置
がデータの検索準備の実行に生じる時間を、有効に利用
することができる。
ロセッサでは、アドレス制御回路は、アドレスコードを
デコードし、デコードしたアドレスコードにもとづきア
ドレス信号をメモリまたは周辺装置に出力する。このア
ドレス制御回路によるアクセスは、ＣＰＵが他のデータ
を処理中に実行され、ＣＰＵが周辺装置へアドレス信号
を出力する前に処理が開始される。ＣＰＵは、周辺装置
がデータの検索準備の実行に生じる時間を、有効に利用
することができる。
【図１】本発明によるマイクロプロセッサの一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１のマイクロプロセッサの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図３】従来のマイクロプロセッサの一例を示すブロッ
ク図である。
ク図である。
【図４】図３のマイクロプロセッサの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
１０ ＣＰＵ １２ メモリ １４，１６ 周辺装置 １８ アドレス制御回路 ２２ 外部アドレス線 ２４ データ線 ２６ 信号線 ２８ ＲＤ／ＷＲ信号線 ３０ 内部アドレス線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/38 G06F 13/14
Claims (1)
- 【請求項１】 命令コードおよびアドレスコードを含む
命令が格納されたメモリと、該メモリから前記命令を読
み出すＣＰＵと、前記命令に含まれる前記アドレスコー
ドをデコードするアドレス制御回路とを備えたマイクロ
プロセッサであって、前記ＣＰＵは前記メモリから前記
命令を読み取り、読み取った命令コードを識別すること
により該命令の後方に前記アドレスコードが含まれてい
ることを認識した場合、前記ＣＰＵは前記アドレスコー
ドの読み取り動作に応動し前記アドレス制御回路へ読取
り指令信号を出力し、前記アドレス制御回路は前記読取
り指令信号に応動して前記アドレスコードを読取り読み
取った前記アドレスコードをデコードして得たアドレス
信号をメモリまたは周辺装置に出力することを特徴とす
るマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6351692A JP2760694B2 (ja) | 1992-03-19 | 1992-03-19 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6351692A JP2760694B2 (ja) | 1992-03-19 | 1992-03-19 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265754A JPH05265754A (ja) | 1993-10-15 |
| JP2760694B2 true JP2760694B2 (ja) | 1998-06-04 |
Family
ID=13231463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6351692A Expired - Fee Related JP2760694B2 (ja) | 1992-03-19 | 1992-03-19 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760694B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014211673A (ja) | 2013-04-17 | 2014-11-13 | カシオ計算機株式会社 | マイクロコンピュータ、および記憶装置 |
-
1992
- 1992-03-19 JP JP6351692A patent/JP2760694B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05265754A (ja) | 1993-10-15 |
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