JPH06236321A - Ｃｐｕへのデータを取り出す方法及びキャッシュメモリ制御装置 - Google Patents

Ｃｐｕへのデータを取り出す方法及びキャッシュメモリ制御装置

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JPH06236321A
JPH06236321A JP4304487A JP30448792A JPH06236321A JP H06236321 A JPH06236321 A JP H06236321A JP 4304487 A JP4304487 A JP 4304487A JP 30448792 A JP30448792 A JP 30448792A JP H06236321 A JPH06236321 A JP H06236321A
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memory
cpu
cache
data
main memory
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JP4304487A
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Samir Mitra
サミア・ミトラ
Renukanthan Raman
レヌカンザン・ラマン
Joseph Petolino
ジョセフ・ペトリノ
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Abstract

(57)【要約】 【目的】 ＣＰＵへデータをＣＰＵアイドル時間がさら
に短縮するように取り出すこと。 【構成】 本発明方法及びキャッシュメモリ制御装置
は、データ語がマッピングされているメモリブロックフ
レームのメモリブロックオフセットに対応する記憶場所
に記憶されている場合、先のキャッシュミスによって開
始されたキャッシュメモリ充填が依然として進行中であ
っても、ＣＰＵにより取り出すべきデータ語をキャッシ
ュ−主メモリ階層から検索させ、ＣＰＵへ戻させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータシステムの
分野に関する。特に、本発明は、ＣＰＵアイドル時間を
さらに短縮するようにＣＰＵへのデータを取り出す方法
及びキャッシュメモリ制御装置に関する。
【０００２】
【従来の技術】通常、コンピュータシステムの中央処理
装置（ＣＰＵ）は主メモリより相当に速い速度で動作す
る。ＣＰＵが主メモリからのデータ又は命令を待機して
いる間に余りに頻繁にアイドル状態になるのを避けるた
めに、多くの場合、主メモリとＣＰＵとの間でデータと
命令をバッファする主メモリより高速で動作できるキャ
ッシュメモリを使用する。主メモリの記憶場所にあるデ
ータと命令はキャッシュメモリにブロックフレームの形
態でマッピングされる。各ブロックフレームは、複数の
データと命令を記憶する複数の記憶場所に対応する複数
のブロックオフセットを含む。ＣＰＵ全体の性能をさら
に向上させるために、コンピュータシステムの中にはデ
ータ用と命令用の別個のキャッシュメモリを採用してい
るものがある。
【０００３】ところが、別個のキャッシュメモリを使用
しても問題が完全に解決されるわけではない。キャッシ
ュ読取りミスが起こったとき、すなわち、ＣＰＵが要求
したデータ又は命令がキャッシュメモリに入っていない
ときには、キャッシュメモリはそのデータ又は命令を主
メモリから検索しなければならない。それを実行するた
めに、通常は要求されたデータ又は命令を含むデータ又
は命令のブロックフレーム全体を検索する。そして、検
索が完了するまでＣＰＵはアイドル状態になる。キャッ
シュの性能に関わるその他の問題や、改善の技法につい
ては、Ｊ．Ｌ．Ｈｅｎｎｅｓｓｙ及びＤ．Ａ．Ｐａｔｔ
ｅｒｓｏｎのＣｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅｃｔｕ
ｒｅ−Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒｏａｃ
ｈ，４５４〜４６１ページ（Ｍｏｒｇａｎ Ｋａｎｆｍ
ａｎｎ，１９９０年刊）を参照。
【０００４】キャッシュメモリを置き換え用ブロックフ
レームで充填するのに要する時間の量はブロックの大き
さと、キャッシュメモリ−主メモリ階層の転送速度とに
よって決まる。たとえば、ブロックの大きさが８語であ
り且つ主メモリの速度が３クロックサイクルごとに２つ
のブロックオフセットという速度であれば、キャッシュ
メモリを置き換え用ブロックフレームで充填するのに１
１のクロックサイクルを要する。ブロックフレームの大
きさを縮小しても、あるいは、キャッシュ読取りミス時
にブロックの一部を充填しても、将来、キャッシュ読取
りミスが起こる確率は高くなるので、ＣＰＵアイドル時
間は必ずしも短くならない。
【０００５】キャッシュ読取りミスが起こったときにキ
ャッシュメモリを待機するＣＰＵアイドル時間の量をで
きる限り短くするために、様々な方法が使用されてい
る。一般に実施されている方法の１つは早期再始動であ
る。すなわち、要求したデータ又は命令が到着したなら
ば、ブロック全体の書込みが完了するのを待たずに直ち
にそのデータ又は命令をＣＰＵへ送信するのである。従
って、ＣＰＵは置き換え用ブロックフレームの残る部分
が書込まれている間にその実行を再開できるであろう。
【０００６】早期再始動方式をさらに改良したのが順序
無視取り出しである。これは、置き換え用ブロックフレ
ーム中の要求されているデータ又は命令の前にある全て
のデータ又は命令を飛び越して、まず最初に要求された
データ又は命令を検索することを主メモリに要求すると
いうものである。早期再始動と同様に、データ又は命令
を検索したならば、直ちにそのデータ又は命令をＣＰＵ
へ送信する。そのため、ＣＰＵは置き換え用ブロックフ
レームの残る部分が検索されている間に同じように実行
を再開できるであろう。要求されたデータ又は命令を検
索した後、主メモリは要求されたデータ又は命令の後に
位置するデータと命令から始めて置き換え用ブロックフ
レーム中の残りのデータと命令を検索し続け、ブロック
フレームの始めに戻って、ブロックフレームの終わりに
到達するまで先に飛び越したデータ又は命令を検索す
る。このように、ＣＰＵは、第１のデータ又は命令が主
メモリから検索されると直ちに実行を再開することがで
きる。
【０００７】ところが、置き換え用ブロックフレームの
残り部分を充填しようとしている間にＣＰＵからの次の
要求を処理するという動作は急速に複雑さを増すので、
ＣＰＵはデータ又は命令の実行後に再びアイドル状態に
なるのが普通であり、残る検索が完了するのを待機す
る。ＣＰＵにより後続して要求されたデータ又は命令が
既にキャッシュメモリにあるか、あるいは検索中の残る
データ又は命令の一部である場合であっても、ＣＰＵは
アイドル状態になり、待機する。従って、置き換え用ブ
ロックフレームの残る部分が書込まれる前にＣＰＵが実
行を完了しそうである場合には、早期再始動や順序無視
取り出しの利点は限定されてしまう。このような事態
は、典型的な命令を実行するのに要するクロックサイク
ルの数が少ないコンピュータシステム、たとえば、ＲＩ
ＳＣコンピュータにおいて特に起こりやすい。
【０００８】キャッシュメモリは通常は主メモリより高
速で動作するので、ＣＰＵがキャッシュメモリを待機し
ている間にキャッシュメモリが主メモリからデータ又は
命令が転送されるのを待機しているデッドサイクルが存
在する。デッドサイクルの数もブロックフレームの大き
さと、キャッシュメモリ−主メモリ階層の転送速度とに
よって決まる。先に挙げた例では、１つのブロックフレ
ームを書込むごとに３つのデッドサイクル、すなわち、
３クロックサイクルごとに１つのデッドサイクルが現れ
る。従って、キャッシュメモリに入っているデータ又は
命令に対する後の要求をそれらのデッドサイクルの間に
満たすことができるので、ＣＰＵアイドル時間はさらに
短縮される。問題は、追加ハードウェアに大きなコスト
を費やさずに、そのデータ又は命令がキャッシュメモリ
にあるのを知ることと、キャッシュメモリからのデータ
又は命令の読取りをそれらのデッドサイクルに同期させ
ることである。
【０００９】同様に、主メモリから検索されている途中
のデータ又は命令に対する後続する要求を満たすときに
問題となるのは、追加ハードウェアに大きなコストを費
やさずに、データ又は命令が検索される時点を知ること
と、そのデータ又は命令のＣＰＵへの直接転送をその検
索と同期させることである。以下に説明する通り、本発
明は従来の技術の欠点を克服し、ＣＰＵのためのデータ
をＣＰＵアイドル時点をさらに短縮させるように取り出
す方法及びキャッシュメモリ制御装置を提供する。
【００１０】
【発明が解決しようとする課題】従って、本発明の目的
は、中央処理装置（ＣＰＵ）へのデータをＣＰＵアイド
ル時間をさらに短縮させるように取り出す方法及びキャ
ッシュメモリ制御装置を提供することである。本発明の
他の目的は、取り出すべきデータが現在マッピングされ
ているメモリブロックフレームの一部である場合に、Ｃ
ＰＵをキャッシュメモリ充填の完了を待機するアイドル
状態にとどまらせずに、ＣＰＵにより取り出すべきデー
タをキャッシュメモリ充填中に検索し、戻すことであ
る。
【００１１】
【課題を解決するための手段】本発明では、ＣＰＵがキ
ャッシュメモリ充填中にデータを取り出すときに、取り
出すべきデータが現在充填されているメモリブロックフ
レームの一部である場合に、データがキャッシュメモリ
に書込まれていなければ、データをキャッシュメモリへ
の書込みと同時に検索して戻すが、書込まれていれば、
データは既にキャッシュメモリに書込まれているので、
データを次のデッドサイクルで検索してＣＰＵに戻す。
【００１２】制御回路は、キャッシュメモリ充填が進行
中であるか否かを判定し、キャッシュメモリ充填が進行
中であれば、取り出すべきデータが充填中のメモリブロ
ックフレームの一部であるか否かを判定し、それらがメ
モリブロックフレームの一部であれば、データが既に書
込まれているか否かを判定し、データがまだ書込まれて
いなければ、データを次に書込むべきであるか否かを判
定するために使用される。
【００１３】複数の充填レジスタは、現在マッピング中
であるメモリブロックフレームと、現在マッピング中で
あるメモリブロックのメモリブロックオフセットと、マ
ッピング中であるメモリブロックフレームのマッピング
すべき次のメモリブロックオフセットとを追跡し、それ
により、充填レジスタと関連して制御回路が上記の判定
を実行できるようにするために使用される。
【００１４】上記の判定の結果に基づいて、制御回路は
適切な信号を適切な時点でキャッシュメモリと、主メモ
リと、ＣＰＵとへ送信し、それにより、所望の通りにデ
ータを取り出させ、ＣＰＵに戻させる。制御回路はその
内部制御状態を使用して適切なタイミングを検出する。
本発明の目的、特徴及び利点は、図面と関連させた以下
の本発明の好ましい実施例の詳細な説明から明白になる
であろう。
【００１５】
【実施例】中央処理装置（ＣＰＵ）へデータを取り出
す、ＣＰＵアイドル時間をさらに短縮するような方法及
びキャッシュメモリ制御装置を開示する。以下の説明
中、本発明を完全に理解させるために、説明の便宜上、
特定の数、材料及び構成を記載するが、そのような特定
の詳細な事項がなくとも本発明を実施しうることは当業
者には明白であろう。また、場合によっては、本発明を
無用にわかりにくくしないために、周知のシステムを概
略図又はブロック線図の形態で示すことがある。
【００１６】そこで、図１を参照すると、ＣＰＵアイド
ル時間をさらに短縮する本発明のキャッシュメモリ制御
装置の好ましい実施例を表わすブロック線図が示されて
いる。キャッシュメモリ制御装置（ＣＰＵ）２０は、中
央処理装置（ＣＰＵ）４０と、キャッシュメモリ５０
と、早期再始動及び順序無視取り出しの能力を備えた主
メモリ６０とを具備する典型的なコンピュータシステム
１０に関連して示されている。
【００１７】主メモリ６０は、複数のデータ語を記憶す
る複数の記憶場所（図示せず）を有する。記憶場所は複
数のメモリブロックフレームとして編成されており、各
メモリブロックフレームはｎ1 個の記憶場所に対応する
ｎ1 個のメモリブロックオフセットを有する。各記憶場
所は、複数の順序付けられたビットを有するメモリアド
レスによって参照され、その上位のビットはメモリブロ
ックフレームを参照し、下位ビットはメモリブロックオ
フセットを参照する。
【００１８】キャッシュメモリ５０は複数のキャッシュ
記憶場所（図示せず）を有する。キャッシュ記憶場所
は、メモリブロックフレームの中の少なくとも１つをマ
ッピングするための複数のキャッシュフレームとして編
成されている。それぞれのキャッシュフレームは、マッ
ピングしているメモリブロックフレームのｎ1 個のメモ
リブロックオフセットをマッピングするためのｎ1 個の
キャッシュオフセットと、その特定のキャッシュフレー
ムによりマッピングされているメモリブロックフレーム
を指示するキャッシュタグとを含む。各キャッシュ記憶
場所は複数の順序付けられたビットを有するキャッシュ
アドレスにより参照され、その上位ビットはキャッシュ
フレームを参照し、下位ビットはキャッシュオフセット
を参照する。
【００１９】各メモリブロックフレームは、そのフレー
ムを参照するメモリアドレスと、キャッシュ読取りミス
を引き起こしたそのメモリブロックオフセットの１つと
を受信したために開始されたキャッシュメモリ充填の間
に、キャッシュフレームにマッピングされる。参照され
たメモリブロックフレームのメモリオフセットに対応す
る記憶場所に記憶されているデータ語は、マッピング中
のキャッシュフレームのマッピング中のキャッシュオフ
セットに対応するキャッシュ記憶場所に書込まれる。キ
ャッシュ読取りミスを引き起こしたメモリアドレスによ
り参照されたメモリオフセットに対応する記憶場所に記
憶されているデータ語は、第１にそのマッピングキャッ
シュ記憶場所に書込まれる（順序無視取り出し）。デー
タ語は、ｎ3 回のクロックサイクルごとに、それぞれｎ
2 個のデータ語から成る複数のバーストとしてキャッシ
ュ記憶場所に書込まれる。尚、ｎ1 はｎ2 で割り切れる
数である。その結果、キャッシュメモリ充填のたびに、
ｎ3 回のクロックサイクルごとにｎ4 回のデッドサイク
ルが生まれる。
【００２０】主メモリのメモリブロックフレーム及びメ
モリブロックオフセットのキャッシュメモリのキャッシ
ュフレーム及びキャッシュオフセットへのマッピングの
さらに詳細な説明については、Ｊ．Ｌ．Ｈｅｎｎｅｓｓ
ｙ及びＤ．Ａ．ＰａｔｔｅｒｓｏｎのＣｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ−Ａ Ｑｕａｎｔａｔｉｖ
ｅ Ａｐｐｒｏａｃｈの４５４〜４６１ページ（Ｍｏｒ
ｇａｎ Ｋａｎｆｍａｎ，１９９０年刊）を参照。
【００２１】続けて図１を参照すると、ＣＭＣ２０はＣ
ＰＵ４０に結合するアドレスレジスタ２２と、複数の充
填レジスタ２４〜３０と、アドレスレジスタ２２、充填
レジスタ２４〜３０、ＣＰＵ４０、キャッシュメモリ５
０及び主メモリ６０に結合する制御回路とから構成され
ている。
【００２２】ＣＰＵに結合するアドレスレジスタ２２
は、ＣＰＵから受信したメモリアドレスを記憶するため
のものである。メモリアドレスは、ＣＰＵにより取り出
されているデータ語を記憶する記憶場所を指示する。
【００２３】充填レジスタ２４〜３０は、主メモリ６０
からキャッシュメモリ５０へメモリブロックフレームの
１つをマッピングする状態を記憶するためのものであ
る。充填レジスタ２４〜３０はメモリブロックフレーム
充填ポインタと、メモリブロックオフセット充填ポイン
タと、複数の有効メモリブロックオフセット充填ビット
とをそれぞれ保持する３つのレジスタから構成される。
【００２４】制御回路３２に結合するメモリブロックフ
レーム充填レジスタ２４は、主メモリ６０からキャッシ
ュメモリ５０へメモリブロックオフセットが現在マッピ
ングされているメモリブロックフレームを指示するメモ
リブロックフレーム充填ポインタを記憶するためのもの
である。メモリブロックフレーム充填ポインタは、キャ
ッシュメモリ充填の開始時に、マッピング中のメモリブ
ロックフレームを参照するメモリアドレスの上位ビット
に制御回路３２により初期設定される。
【００２５】制御回路３２に結合するメモリブロックオ
フセット充填レジスタ２６は、主メモリ６０からキャッ
シュメモリ５０へマッピングされている次のブロックオ
フセットを指示するメモリブロックオフセット充填ポイ
ンタを記憶するためのものである。メモリブロックオフ
セットポインタは、キャッシュメモリ充填の開始時に、
書込まれている第１のブロックオフセットを参照するメ
モリアドレスの下位ビットに制御回路３２により初期設
定される。加えて、各メモリブロックオフセットがキャ
ッシュメモリ５０にマッピングされた後、メモリブロッ
クオフセット充填ポインタは次に書込まれるべきブロッ
クオフセットを参照するメモリアドレスの下位ビットに
制御回路３２により更新される。
【００２６】制御回路３２に結合する有効ブロックオフ
セット充填レジスタ３０は、マッピングされているメモ
リブロックフレームのそれぞれのメモリブロックオフセ
ットがマッピングされたか否かを指示する有効メモリブ
ロックオフセット充填ビットから成るベクトルを記憶す
るためのものである。有効メモリブロックオフセットビ
ットは、キャッシュメモリ充填の開始時に、制御回路３
２により連なる２進値０に初期設定される。加えて、対
応するメモリブロックオフセットのそれぞれがマッピン
グされた後、有効メモリブロックオフセットビットは個
別に制御回路３２により２進値１に設定される。
【００２７】アドレスレジスタ２２、充填レジスタ２４
〜３０、ＣＰＵ４０、キャッシュメモリ５０及び主メモ
リ６０に結合する制御回路３２は、先にＣＰＵ４０から
受信したメモリアドレスに起因する先のキャッシュ読取
りミスによって開始されたキャッシュメモリ充填が依然
として進行中であるか否かを判定するためのものであ
り、先に受信したメモリアドレスはその後にサーブされ
ている。また、制御回路３２は、現在ＣＰＵ４０から受
信したメモリアドレスがキャッシュ読取りミスに終わる
か否かを判定する働きもする。加えて、制御回路３２は
適切な信号を適切な時点で送信することを制御し、それ
により、ＣＰＵ４０により取り出すべきデータ語をキャ
ッシュ−主メモリ階層５０，６０から検索し、ＣＰＵ４
０へ戻すようになっている。
【００２８】次に図２を参照すると、本発明の制御回路
の動作の流れを表わすブロック線図が示されている。ア
ドレスレジスタに結合している制御回路は、ステップ７
２で、ＣＰＵにより取り出すべきデータ語のメモリアド
レスを入力として受信する。取り出すべきメモリアドレ
スを受信すると、制御回路はステップ７４でキャッシュ
メモリが充填されているか否かを判定する。制御回路
は、キャッシュメモリが充填されているか否かをその内
部状態に基づいて判定するが、そのことについては以下
にさらに詳細に説明する。
【００２９】キャッシュメモリが充填されていなければ
（ブランチ７４ａ）、制御回路は、ステップ７６で、受
信したメモリアドレスがキャッシュミスに終わるか否か
を判定する。有効メモリブロックフレームアレイに結合
している制御回路は、その判定を、キャッシュメモリの
キャッシュフレーム中のキャッシュタグをアクセスし、
それらを受信したメモリアドレスの上位ビットと比較す
ることにより実行する。
【００３０】受信したメモリアドレスの上位ビットがキ
ャッシュタグの１つと一致するならば（ブランチ７６
ａ、この場合、キャッシュはアイドル状態であり、キャ
ッシュ読取りヒットとなる）、制御回路は読取り信号
と、対応するキャッシュアドレスをキャッシュメモリへ
送信し（ステップ１０８）、その結果、キャッシュメモ
リは取り出すべきデータ語をそのキャッシュ記憶場所か
ら検索して、それをＣＰＵへ戻す。同時に、制御回路は
データ有効信号をＣＰＵへ送信し（ステップ１０６）、
それにより、ＣＰＵはキャッシュメモリから戻されたデ
ータ語を受け入れる。
【００３１】受信したメモリアドレスの上位ビットがキ
ャッシュタグのいずれとも一致しない場合（ブランチ７
６ｂ、キャッシュはアイドル状態であり、キャッシュ読
取りミスとなる）には、制御回路は読取り信号と、受信
したメモリアドレスを主メモリ１０２へ送信し、それに
より、主メモリは受信したメモリアドレスの上位ビット
により参照されるメモリブロックフレームのメモリブロ
ックオフセットに対応する記憶場所に記憶されているデ
ータ語をキャッシュメモリと、ＣＰＵとに同時に供給す
る。制御回路は書込み信号と、マッピングキャッシュフ
レームに関わる対応するキャッシュアドレスとをさらに
キャッシュメモリへ送信し（１０４）、それにより、キ
ャッシュメモリはマッピングキャッシュフレームのキャ
ッシュオフセットに対応するキャッシュ記憶場所に供給
されるデータ語を記憶する。同時に、制御回路はデータ
有効信号をもＣＰＵへ送信し（ステップ１０６）、それ
により、ＣＰＵは主メモリから戻される第１のデータ語
（すなわち、ＣＰＵにより取り出されるデータ語）を受
け入れることになる。
【００３２】キャッシュメモリが充填されている場合
（７４ｂ）、制御回路は受信したメモリアドレスの上位
ビットが現在マッピングされている同一のメモリブロッ
クフレームを参照するか否かをさらに判定する（ステッ
プ８０）。メモリブロックフレーム充填レジスタにも結
合している制御回路は、その判定を、メモリブロックフ
レーム充填レジスタ中のメモリブロックフレームポイン
タをアクセスし、そのポインタを受信したメモリアドレ
スの上位ビットと比較することにより実行する。
【００３３】受信したメモリアドレスの上位ビットが現
在マッピングされている同一のメモリブロックフレーム
を参照しない場合（ブランチ８０ａ）には、制御回路は
進行中のキャッシュメモリ充填が完了するまで待機する
（ステップ８１）。先に説明した通り、制御回路は進行
中のキャッシュメモリ充填が完了したか否かをその内部
状態に基づいて判定する。
【００３４】キャッシュメモリ充填が完了したとき（ブ
ランチ８１ａ）、制御回路は、キャッシュメモリが充填
されていない間にメモリアドレスを受信したかのように
受信したメモリアドレスを処理する。
【００３５】受信したメモリアドレスの上位ビットが現
在充填中であるのと同一のメモリブロックフレームを参
照する場合（ブランチ８０ｂ）、制御回路はメモリブロ
ックオフセットが実際に対応するキャッシュオフセット
にマッピングされている（すなわち、キャッシュ充填進
行中、非デッドサイクル）か否かを判定する（ステップ
８２）。制御回路はメモリブロックオフセットが実際に
対応するキャッシュオフセットにマッピングされている
か否かを同様にその内部状態に基づいて判定する。
【００３６】メモリブロックオフセットが実際に対応す
るキャッシュオフセットにマッピングされていない場合
（ブランチ８２ａ、すなわち、キャッシュ充填が完了し
たばかりであるか、又はキャッシュ充填が依然として進
行中であり且つデッドサイクル）、制御回路は、受信し
たメモリアドレスの下位ビットが現在マッピング中であ
るメモリブロックフレームの、既にマッピングされてい
るメモリブロックオフセットを参照するか否かをさらに
判定する（ステップ８４）。有効ブロックオフセット充
填レジスタにも結合している制御回路は、有効ブロック
オフセット充填レジスタの有効ブロックオフセットをア
クセスし、それらを受信したメモリアドレスの下位ビッ
トにより参照されるメモリブロックオフセットと比較す
ることにより、その判定を実行する。
【００３７】受信したメモリアドレスの下位ビットが現
在マッピング中であるメモリブロックフレームの、既に
マッピングされているメモリブロックオフセットを参照
しない場合（ブランチ８４ａ）、先に説明した通り、次
のクロックサイクルで、制御回路はメモリブロックオフ
セットが実際に対応するキャッシュオフセットにマッピ
ングされている（すなわち、キャッシュ充填進行中、非
デッドサイクル）か否かを再び判定する（ステップ８
２）。
【００３８】受信したメモリアドレスの下位ビットが現
在マッピング中であるメモリブロックフレームの、既に
マッピングされているメモリブロックオフセットを参照
する場合（ブランチ８４ｂ）には、制御回路はＣＰＵに
至るデータ経路が利用可能であるか否かを判定する（ス
テップ８６）。そのデータ経路に結合している制御回路
はその判定をデータ経路が保持されているか否かを検査
することにより実行する。
【００３９】ＣＰＵに至るデータ経路が利用可能でない
場合（ブランチ８６ａ）、先に説明した通り、次のクロ
ックサイクルで、制御回路はメモリブロックオフセット
が実際に対応するキャッシュオフセットにマッピングさ
れている（すなわち、キャッシュ充填進行中、非デッド
サイクル）か否かを判定する（ステップ８２）。
【００４０】ＣＰＵに至るデータ経路が利用可能である
場合（ブランチ８６ｂ）には、制御回路は読取り信号と
対応するキャッシュアドレスをキャッシュメモリへ送信
し（ステップ１０８）、それにより、キャッシュメモリ
にそのキャッシュ記憶場所から取り出すべきデータ語を
検索させ、ＣＰＵに戻させる。同時に、データ有効信号
もＣＰＵへ送信し（ステップ１０６）、それにより、Ｃ
ＰＵはキャッシュメモリにより供給されたデータ語を受
け入れる。
【００４１】メモリブロックオフセットが実際に対応す
るキャッシュオフセットにマッピングされている（すな
わち、キャッシュ充填進行中、非デッドサイクル）場合
（ブランチ８２ｂ）には、制御回路は受信したメモリア
ドレスの下位ビットにより参照されるメモリブロックオ
フセットが現在マッピング中であるメモリブロックオフ
セットであるか否かをさらに判定する（ステップ８
８）。ブロックオフセット充填レジスタキャッシュに結
合している制御回路は、メモリブロックオフセット充填
レジスタ中のメモリブロックオフセットポインタをアク
セスし、それを受信したメモリアドレスの下位ビットと
比較することにより、その判定を実行する。
【００４２】マッピング中のメモリブロックオフセット
が受信したメモリアドレスの下位ビットにより参照され
るメモリブロックオフセットではない場合（ブランチ８
８ａ）、先に説明した通り、次のクロックサイクルで、
制御回路はメモリブロックオフセットが実際に対応する
キャッシュオフセットにマッピングされている（すなわ
ち、キャッシュ充填進行中、非デッドサイクル）か否か
を再び判定する。
【００４３】マッピング中であるメモリブロックオフセ
ットが受信したメモリアドレスの下位ビットにより参照
されるメモリブロックオフセットである場合（ブランチ
８８ｂ）には、制御回路はＣＰＵに至るデータ経路が利
用可能であるか否かを判定する（ステップ９０）。制御
回路はその判定を先に説明したのと同じ方法により実行
する。
【００４４】同様に、ＣＰＵに至るデータ経路が利用可
能でない場合（ブランチ９０ａ）には、先に説明した通
り、次のサイクルで、制御回路はメモリブロックオフセ
ットが実際に対応するキャッシュオフセットにマッピン
グされている（すなわち、キャッシュ充填進行中、非デ
ッドサイクル）か否かを再び判定する（ステップ８
２）。
【００４５】ＣＰＵに至るデータ経路が利用可能である
場合（ブランチ９０ｂ）、制御回路はデータ有効信号を
ＣＰＵへ送信し（ステップ１０６）、それにより、ＣＰ
Ｕは主メモリにより供給される次のデータ語を受け入れ
る。
【００４６】次に図３を参照すると、キャッシュメモリ
−主メモリ階層の１例に関わる本発明の制御回路の状態
及び遷移規則を表わす例としての状態図が示されてい
る。この例のキャッシュメモリ−主メモリ階層はメモリ
ブロックオフセット８つ分のメモリブロックフレームサ
イズを有し、転送速度は３ＣＰＵクロックサイクルごと
に２メモリブロックオフセットである。従って、この例
のキャッシュメモリは１回のキャッシュメモリ充填中に
３度、すなわち、３クロックサイクルごとに１度ずつデ
ッドサイクルに入る。
【００４７】いずれのクロックサイクルの終了時にも、
この例のキャッシュメモリ−主メモリ階層の制御回路は
可能な５つの状態の中の１つをとる。可能な５つの状態
とは、「ＣＰＵ待機」１１２、「主メモリがデータ転送
を開始するのを待機」１１４、「奇数のデータ語が転送
済」１１６、「偶数のデータ語が転送済」１１８及び
「主メモリがデータ転送−デッドサイクルを再開するの
を待機」１２０である。
【００４８】当初、制御回路は「ＣＰＵ待機」１１２の
状態にある。「ＣＰＵ待機」状態１１２から、制御回路
は次のクロックサイクルの終了時に「ＣＰＵ待機」状態
にとどまるか、あるいは「主メモリがデータ転送を開始
するのを待機」するという状態１１４に入る。ＣＰＵか
らメモリアドレスを受信しない場合又は受信したメモリ
アドレスがキャッシュヒットに終わった場合には、次の
クロックサイクルの間に制御回路は「ＣＰＵ待機」状態
１１２にとどまる。ＣＰＵから受信したメモリアドレス
がキャッシュミスに終わった場合、次のクロックサイク
ルの間に制御回路は「主メモリ待機」状態１１４に入
る。
【００４９】「主メモリがデータ転送を開始するのを待
機」する状態１１４から、制御回路は次のクロックサイ
クルの終了時に「主メモリがデータ転送を開始するのを
待機」する状態にとどまるか、あるいは「奇数のデータ
語が転送済」の状態１１６に入る。次のクロックサイク
ルの終わりに主メモリが第１のデータ語を戻していなけ
れば、制御回路は「主メモリがデータ転送を開始するの
を待機」する状態にとどまる。主メモリが第１のデータ
語を戻せば、制御回路は次のクロックサイクルの間に、
「奇数のデータ語が転送済」の状態１１６に入る。以下
にさらに詳細に説明するように、制御回路は「主メモリ
がデータ転送−デッドサイクルを再開するのを待機」す
る状態１２０からも「奇数のデータが転送済」の状態１
１６に入る。
【００５０】「奇数のデータ語が転送済」の状態１１６
から、次のクロックサイクルの終了時に、制御回路は
「偶数のデータ語が転送済」の状態１１８又は「ＣＰＵ
待機」の状態１１２のいずれかに入る。主メモリから第
２、第４又は第６のデータ語が戻されたならば、次のク
ロックサイクルの間に、制御回路は「偶数のデータ語が
転送済」の状態１１８に入る。主メモリから第８のデー
タ語が戻された場合には、次のクロックサイクルの間
に、制御回路は「ＣＰＵ待機」の状態１１２に入る。
【００５１】この例のキャッシュメモリは１回のキャッ
シュ充填の間に３度、すなわち、３クロックサイクルご
とに１度ずつデッドサイクルに入るので、制御回路は
「偶数のデータ語が転送済」の状態１１８から常に「主
メモリがデータ転送−デッドサイクルを再開するのを待
機」する状態に入る。
【００５２】この例のキャッシュメモリは次のクロック
サイクルの間に第３、第５又は第７のデータ語を戻すの
で、制御回路は「主メモリがデータ転送−デッドサイク
ルを再開するのを待機」する状態１２０から常に「奇数
のデータ語が転送済」の状態１１６に入る。
【００５３】制御回路が「奇数のデータ語が転送済」の
状態１１６、又は「偶数のデータ語が転送済」の状態１
１８、又は「主メモリがデータ転送を再開するのを待
機」する状態１２０にある間に、次のクロックサイクル
で制御回路がＣＰＵから新たなメモリアドレスを受信す
ると、先に説明したように、受信した新たなメモリアド
レスにより参照されるメモリブロックフレーム及びメモ
リブロックオフセットに従って、取り出すべき新たなデ
ータ語は主メモリにより供給される次のデータ語によっ
て直ちに満たされるか、あるいは後に次のデッドサイク
ルで満たされるか又は現在キャッシュ充填の完了時に満
たされる。
【００５４】図１に戻ると、アドレスレジスタ２２と、
複数の充填レジスタ２４〜３０と、制御回路３２は周知
の集積回路のいずれかによって実現されれば良いことが
わかるであろう。レジスタや順序論理の詳細な説明につ
いては、Ｈｏｒｏｗｉｔｚ及びＨｉｌｌのＴＨｅ Ａｒ
ｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ（Ｃａｍｂｒｉｄｇ
ｅ，１９８９年刊）、５２３〜５４１ページを参照。
【００５５】さらに、制御回路３２は、データ語が現在
マッピング中であるメモリブロックフレームに関わるマ
ッピングキャッシュフレームのキャッシュ記憶場所以外
のキャッシュ記憶場所に記憶されている場合、デッドサ
イクルの間に、キャッシュメモリにＣＰＵにより取り出
されるべきデータ語を検索し、現在キャッシュ充填の完
了を待たずにそのデータ語をＣＰＵに戻すように指示す
ることを任意に選択しても良い。そのようにすることに
より、制御回路３２の複雑さは相当に増すのがわかるで
あろう。キャッシュ読取りミスの後に続くデータ取り出
しは同じメモリブロックフレームのメモリブロックオフ
セットに対応する記憶場所に記憶される確率が高いの
で、複雑さが増すことにより利点が制限されることにな
る。
【００５６】本発明を好ましい実施例に関連して説明し
たが、本発明が上述の例のキャッシュメモリ−主メモリ
階層に限定されないことは当業者には認められるであろ
う。本発明のキャッシュメモリ制御装置を特許請求の範
囲の趣旨の中で、多種多様なキャッシュメモリ−主メモ
リ階層に対するキャッシュメモリ制御装置として働くよ
うに、変形及び変更を伴って実施することができる。
【図面の簡単な説明】
【図１】中央処理装置（ＣＰＵ）のためのデータを取り
出す本発明のキャッシュメモリ制御装置を示すブロック
線図。
【図２】本発明のキャッシュメモリ制御装置の制御回路
の動作流れを示すブロック線図。
【図３】キャッシュメモリ−主メモリ階層の１例に関わ
る本発明のキャッシュメモリ制御装置の制御回路の状態
図の１例。
【符号の説明】
１０ コンピュータシステム ２０ キャッシュメモリ制御装置 ２２ アドレスレジスタ ２４ メモリブロックフレーム充填レジスタ ２６ メモリブロックオフセット充填レジスタ ３０ 有効ブロックオフセット充填レジスタ ３２ 制御回路 ４０ 中央処理装置（ＣＰＵ） ５０ キャッシュメモリ ６０ 主メモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レヌカンザン・ラマン アメリカ合衆国 94088 カリフォルニア 州・サニーヴェイル・ナンバー29・ヴイセ ンテ ドライブ・1229 (72)発明者 ジョセフ・ペトリノ アメリカ合衆国 94306 カリフォルニア 州・パロ アルト・レッドウッド サーク ル・3730

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータシステムの中央処理装置
    （ＣＰＵ）へのデータをそのキャッシュ及び主メモリ階
    層から、ＣＰＵアイドル時間をさらに短縮するように取
    り出す方法において、 前記ＣＰＵにより取り出される第１のデータ語を記憶し
    ている前記主メモリの第１の記憶場所を参照する第１の
    メモリアドレスを前記ＣＰＵから受信する過程と；その
    後に続いて前記キャッシュ及び主メモリ階層から検索さ
    れて前記ＣＰＵに戻されていて、前記ＣＰＵにより取り
    出すべき第２のデータ語が記憶されていた前記主メモリ
    の第２の記憶場所を参照する第２のメモリアドレスを前
    記ＣＰＵから先に受信したことに起因して生じた第１の
    キャッシュ読取りミスによって開始された第１回目のキ
    ャッシュメモリ充填が進行中であるか否かを判定する過
    程と；前記第１のデータ語をいかにして取り出し、いか
    にして前記ＣＰＵに戻すかを確定し、前記第１回目のキ
    ャッシュメモリ充填が進行中であると判定された場合、
    前記第１回目のキャッシュメモリ充填を前記第１のデー
    タ語をいかにして取り出し、いかにして前記ＣＰＵに戻
    すかの確定に因子化する過程と；それに従って適切な信
    号を前記ＣＰＵと、前記キャッシュメモリと、前記主メ
    モリとへ送信し、その結果、前記第１のデータ語を前記
    キャッシュ及び主メモリ階層から取り出して前記ＣＰＵ
    に戻すことを特徴とするＣＰＵへのデータを取り出す方
    法。
  2. 【請求項２】 コンピュータシステムの中央処理装置
    （ＣＰＵ）のためのデータをそのキャッシュ及び主メモ
    リ階層から、ＣＰＵアイドル時間をさらに短縮するよう
    に取り出すキャッシュメモリ制御装置において、 前記ＣＰＵに結合し、前記ＣＰＵにより取り出される第
    １のデータ語を記憶している前記主メモリの第１の記憶
    場所を指示する第１のメモリアドレスを前記ＣＰＵから
    受信するアドレスレジスタ手段と；前記アドレスレジス
    タ手段、前記ＣＰＵ、前記キャッシュメモリ及び前記主
    メモリに結合し、第１回目のキャッシュメモリ充填が進
    行中であるか否かを判定し、前記第１のデータ語をいか
    にして取り出し、いかにして前記ＣＰＵに戻すかを確定
    し、前記第１回目のキャッシュメモリ充填が進行中であ
    ると判定された場合には、前記第１回目のキャッシュメ
    モリ充填を前記第１のデータ語をいかにして取り出し、
    いかにして前記ＣＰＵに戻すかの確定に因子化し、それ
    に従って適切な信号を前記ＣＰＵと、前記キャッシュメ
    モリと、前記主メモリとへ送信し、その結果、前記第１
    のデータ語を前記キャッシュ及び主メモリ階層から取り
    出して前記ＣＰＵに戻させる制御回路手段とを具備し、 前記ＣＰＵは前記キャッシュメモリと、前記主メモリと
    に結合しており、前記第１のキャッシュメモリ充填は、
    その後に続いて前記キャッシュ及び主メモリ階層から検
    索されて前記ＣＰＵに戻されていて、前記ＣＰＵにより
    取り出すべき第２のデータ語が記憶されていた前記主メ
    モリの第２の記憶場所を指示する第２のメモリアドレス
    を前記ＣＰＵから先に受信したことに起因して生じた第
    １のキャッシュ読取りミスによって開始されるキャッシ
    ュメモリ制御装置。
JP4304487A 1991-10-18 1992-10-19 Ｃｐｕへのデータを取り出す方法及びキャッシュメモリ制御装置 Pending JPH06236321A (ja)

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US07/779,388 US5386526A (en) 1991-10-18 1991-10-18 Cache memory controller and method for reducing CPU idle time by fetching data during a cache fill
US779388 1991-10-18

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JPH06236321A true JPH06236321A (ja) 1994-08-23

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EP (1) EP0543487B1 (ja)
JP (1) JPH06236321A (ja)
KR (1) KR0153539B1 (ja)
DE (1) DE69229213T2 (ja)

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EP0543487A1 (en) 1993-05-26
EP0543487B1 (en) 1999-05-19
DE69229213D1 (de) 1999-06-24
US5386526A (en) 1995-01-31
DE69229213T2 (de) 1999-12-23
KR0153539B1 (ko) 1998-11-16

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