JP2001513933A - キャッシュ再充填中のｃｐｕアイドルサイクルを最小にする追加のレジスタ - Google Patents

Abstract

(57)【要約】 ＣＰＵは、インストラクション制御の下にデータ上で作動する実行ユニットを有する。キャッシュ及びバッファレジスタを、実行ユニットの入力部に並列に結合する。バッファレジスタは、キャッシュが再充填プロセスを完了する際に、データやインストラクションのような情報アイテムを実行ユニットに供給する。

Description

【発明の詳細な説明】 キャッシュ再充填中のＣＰＵアイドルサイクルを最小にする追加のレジスタ 発明の分野 本発明は、キャッシュを有するＣＰＵを具える電子回路に関するものである。 また、本発明は、データやインストラクションのような情報アイテムをＣＰＵの 実行ユニットに供給する方法に関するものである。 背景技術 ＣＰＵは、典型的には、実行ユニットのデータ入力部とインストラクション入 力部との間に配置された１個以上のキャッシュメモリと、主記憶に接続するため のポートとを有する。キャッシュは、ＣＰＵでの処理と主記憶からのデータ及び インストラクションの取出しとの間の速度差を補償する。キャッシュの動作の成 功は場所占有原理に依存する。メモリへのプログラム参照は、時間的及び論理ス ペース的にクラスタされる傾向にある。時間的なクラスタは、特定の時間間隔内 で１回より多く同一アドレスを参照する傾向に関連する。空間的なクラスタは、 論理的に連続するメモリアドレスからデータ又はインストラクションを取り出す 傾向に関連する。主記憶中のデータ及びインストラクションは、論理的に固有の アドレスのブロックでキャッシュにマッピングされる。以下、用語「情報アイテ ム」を、本文中ではデータ又はインストラクションを参照するのに用いる。 キャッシュの読出し失敗は、ＣＰＵがキャッシュに存在しない情報アイテムを 要求する際に生じる。キャッシュは、それに応答して主記憶又は２次キャッシュ から適切なブロックを検索し、それを格納する。このキャッシュ再充填中、実行 ユニットは機能停止にされる。キャッシュ再充填の結果として実行ユニットがア イドル状態になる必要があるクロックサイクル数を最小にするために種々の技術 が用いられている。 例えば、欧州特許出願公開明細書第０５４３４８７号は、迅速な再開技術を開 示している。要求されたアイテムが主記憶から到達すると、そのアイテムは、キ ャッシュへの全ブロックの書込みの完了を待機することなく実行ユニットに直ぐ 送信される。このような迅速な再開を向上させると、順序が乱れた取り出しとな る。順序の乱れた取り出しによって、関連のブロック中の要求されたアイテムに 論理的に先行するアドレスに配置された全ての情報アイテムをスキップする。要 求されたアイテムは、ブロックの残りがループに沿って検索されて以前にスキッ プしたアイテムを取り出す間、検索の際に実行ユニットに直接供給される。 欧州特許出願公開明細書第０５４３４８７号は、以下のステップを有する他の 技術も開示している。ＣＰＵがデータキャッシュ充填中にデータを取り出すとと もに取り出された要求データが現在充填されているメモリブロックの一部である とき、データがキャッシュに書き込まれていない場合には、データを検索し、か つ、キャッシュへの書き込みと同時にデータを実行ユニットに戻す。データがキ ャッシュに書き込まれている場合、データを検索し、かつ、次の読出しサイクル で実行ユニットにデータを戻す。 また、例えば１９９２年に刊行されたGerry Kane及びJoe HeinrichによるPr entice Hallの“MIPS RISC Architecture”の特にChapter ５の５−５ペー ジを参照されたい。ＭＩＰＳプロセッサアーキテクチャ、例えばＲ２０００及び Ｒ３０００を実現するに当たり、キャッシュ読出し失敗後に発生する典型的なイ ベントのシーケンスは次の通りである。キャッシュが読み出しを失敗すると、プ ロセッサはメモリから１ワードを読み出し、キャッシュ中の指定されたブロック が再充填される間機能停止される。再充填を完了した後、読出し失敗した情報ア イテムをキャッシュから検索するとともに、プロセッサの実行ユニットにそれを 供給して、処理を再開する。ＭＩＰＳアーキテクチャの一般的な背景情報につい ては、例えば１９９０年にPrentice Hall International Editionsの第３版 のA.S.Tanenbaumの“Structured Computer Organization”も参照されたい。 発明の目的 迅速な再開の利点は、キャッシュが再充填を完了するよりも迅速に実行ユニッ トが要求アイテムを処理する場合には制限される。この場合、キャッシュを再充 填するまで直接受信したアイテムを処理した後に実行をアイドル状態にする必要 がある。 上記従来技術の他の技術は、キャッシュを再充填する間実行ユニットのアイド ルサイクル数の減少の問題を指摘している。この従来技術は、再充填を完了し又 はほぼ完了する際のアイドルサイクル数の減少の問題を指摘していない。本発明 の目的は、キャッシュ再充填をほぼ完了する際のアイドルサイクルの数を減少さ せることによってプロセッサのパフォーマンスを向上させることである。 発明の要約 このために、本発明は、ＣＰＵ、情報アイテムを受信する入力部及び入力部と ＣＰＵの実行部との間のキャッシュを具える電子回路を提供する。実行ユニット は、アイテムを処理するように作動する。回路は、入力部と実行ユニットとの間 にあるバッファと、バッファに接続したコントローラとを更に具える。コントロ ーラは、情報アイテムのバッファへの格納及びキャッシュ再充填をほぼ完了する 際のアイテムの実行ユニットへの供給を制御する。 本発明者は、少なくとも再充填を完了する際にアイテムをキャッシュから検索 するステップ中にＣＰＵをアイドル状態から防止する一時的なバッファの使用を 提案する。アイテムは、再充填のほぼ完了時にキャッシュの代わりにバッファか ら提供される。このようにして、キャッシュの読出し失敗ごとに少なくとも１サ イクルがセーブされる。その理由は、バッファレジスタは、キャッシュのように アドレス制御されないからである。 本発明の回路は、既に説明したような迅速な再開及び順序の乱れた取り出しが 可能な主記憶とともにバッファを使用することができる。迅速な再開／順序の乱 れた取り出しによって、キャッシュ再充填に先行するＣＰＵアイドリングサイク ルの数を減少させることができ、本発明のバッファレジスタは、キャッシュが再 充填され又はほぼ再充填された後のＣＰＵアイドリングサイクルの数を減少させ る。 図面の簡単な説明 本発明を、添付図面を参照して詳細に説明する。 図１は、本発明のブロック図である。 図２は、キャッシュコントローラの有限状態マシンの一部を示す図である。 好適な実施の形態 図１は、本発明による電子回路１００の主要構成要素を有する機能ブロック図 である。回路１００は、バス１０８を通じて相互接続したＣＰＵ１０２、バスコ ントローラ１０４及び主記憶１０６を具える。ＣＰＵ１０２は、バスインタフェ ース１１０と、実行ユニット１１２と、インストラクションキャッシュ１１４と 、データキャッシュ１１６と、キャッシュ１１４を制御するインストラクション キャッシュコントローラ１１８と、キャッシュ１１６を制御するデータキャッシ ュコントローラ１２０とを有する。ＣＰＵ１０２はバッファレジスタ１２２も具 える。本例では、バッファ１２２及びデータキャッシュ１１６を、コントローラ １２０とユニット１１２との間に並列に配置する。バッファ１２２及びキャッシ ュ１１６を、コントローラ１２０によって制御されるマルチプレクサ１２４を通 じてユニット１１２のデータ入力部に結合する。 コントローラ１２０は、読出し失敗の際のキャッシュ１１０の再充填のほぼ完 了時にデータを実行ユニット１１２に順次供給できるように、データを格納する ようバッファ１２２を制御する。このようにして、少なくとも１クロックサイク ルをセーブし、その間ユニット１１２はアイドル状態である必要がない。バッフ ァ１２２は、例えば、キャッシュ１１６が再充填後に最初の読出しサイクルを準 備する際に１個以上のデータアイテムをユニット１１２に供給する。このように して、キャッシュ読出しサイクル及びバッファレジスタ１２２を通じた供給が時 間的に重なる。 バッファ１２２は、ＣＰＵ１０２によって要求されるとともにキャッシュが読 み出しを失敗した少なくとも１個のデータを格納する。バッファ１２２は、要求 されるデータのアドレスに論理的に続くアドレスに別のデータアイテムを格納す ることもできる。キャッシュ１１６は、要求されたデータ及び論理的に次にある データも格納して、既に説明したようなキャッシュの場所占有原理に従う。 キャッシュ１１４とユニット１１２との間のインストラクション経路は、キャ ッシュ１１６とユニット１１２との間のデータ経路と同様なバッファ１２６及び マルチプレクサ１２８を有し、インストラクションキャッシュコントローラ１１ ８によって同様に制御される。典型的には、処理中のインストラクションのシー ケンスは予め既知である。状態分岐動作は、あるソフトウェアアプリケーション 中で生じることができるが、２個の分岐インストラクション間では、インストラ クションストリームは線形的であるとともに既知である。バッファをＦＩＦＯと するとともにそれが２個以上のインストラクションを格納する場合、ユニット１ １２への順次のインストラクションの供給は、インストラクションキャッシュ再 充填の完了及びキャッシュ読出しサイクルの開始前又はインストラクションキャ ッシュ再充填の完了より十分前にバッファ１２６から開始する。このために、コ ントローラ１１８は、アドレスブロックを主記憶１０６からキャッシュ１１４に マッピングする程度のトラックを保持する必要がある。 図２は、キャッシュコントローラ１２０の有限状態マシン２００の一部の図で ある。状態マシン２００を以下説明する。 ＭＩＰＳ３０００のようなパイプラインプロセッサの機能停止サイクルは、Ｃ ＰＵが有用な作業を行うことなくあるイベントを待機するサイクルである。ＭＩ ＰＳ３０００のパイプラインの背景情報に対して、例えば１９９２年に刊行され たPrentice HallのGerry Kane及びJoe Heinrichによる“MIPS RISC Archit ecture”の特にChapter １を参照されたい。本発明は、キャッシュの読出し失 敗の際の機能停止サイクルの数を減少させる。ＭＩＰＳ３０００において、キャ ッシュの読出し失敗の際のイベントのシーケンスは次の通りである。先ず、キャ ッシュ中の指定されたブロックが再充填される。次いで、再充填を完了した後、 読出しを失敗したデータが、キャッシュから読み出され、実行ユニットに供給さ れる。再充填段階及びキャッシュ読出し段階の間に、実行ユニットは機能停止さ れる。しかしながら、本発明において、実行ユニット１１２は、キャッシュ読出 し段階中に機能停止されない。読出しデータは、再充填中にバッファ１２２に一 時的に格納され、キャッシュ１１６ではなくバッファ１２２から実行ユニットに 供給される。このようにして、個々のキャッシュ読出し失敗ごとに少なくとも１ クロックサイクルがセーブされる。これを、以下の遷移を具える状態マシン２０ ０によって説明する。「読出し」から「再充填」までの遷移２０２は、キャッシ ュ読出し失敗に対応する。「読出し」から「非キャッシュ」までの遷移２０４は 、主記憶（又は２次キャッシュ）へのキャッシュ可能でないアクセスに対応する 。「再充填」と「待機」との間の遷移２０６は、再充填が完了するとともに実行 ユニットがまだ準備できていないことに対応する。「非キャッシュ」と「待機」 との 間の遷移４は、主記憶１０６からキャッシュ可能でないワードを取り出すととも に実行ユニット１１２がそれを許容する準備がまだできていないことに対応する 。「再充填」と「読出し」との間の遷移２１０は、再充填を完了するとともに実 行ユニット１１２が準備できていることに対応する。「非キャッシュ」と「読出 し」との間の遷移２１２は、主記憶からキャッシュ可能でないワードを取り出す とともに実行ユニット１１２が準備できていることに対応する。「待機」と「読 出し」との間の遷移２１４は、実行ユニット１１２がデータを許容する準備がで きていることに対応する。「再充填」状態と「読出し」状態との間で、ＣＰＵ１ ０２は、要求されたデータをバッファ１２２に配置するとともに、遷移２１０， ２１２及び２１４中にデータを実行ユニット１１２に送信する。

Claims (1)

1. 【特許請求の範囲】 １．ＣＰＵを具える電子回路であって、このＣＰＵが、 − 情報アイテムを受信する入力部と、 − その情報アイテムを処理する実行ユニットと、 − 前記入力部と実行ユニットとの間にあるキャッシュと、 − 前記入力部と実行ユニットとの間にあり、前記アイテムを格納するバッファ と、 − 前記バッファに接続され、前記バッファへの前記アイテムの格納及びキャッ シュ再充填のほぼ完了時での前記アイテムの前記実行ユニットへの供給を制御す るバッファコントローラとを有することを特徴とする電子回路。 ２．前記バッファコントローラがキャッシュコントローラを具えることを特徴と する請求の範囲１記載の電子回路。 ３．前記キャッシュがデータキャッシュを具えることを特徴とする請求の範囲１ 記載の電子回路。 ４．前記キャッシュがインストラクションキャッシュを具えることを特徴とする 請求の範囲１記載の電子回路。 ５．ＣＰＵを具える電子回路であって、このＣＰＵが、 − データを受信するデータ入力部と、 − インストラクションを受信するインストラクション入力部と、 − 前記インストラクションの制御の下で前記データを処理する実行ユニットと 、 − 前記データ入力部と前記実行ユニットとの間にあるデータキャッシュと、 − 前記データ入力部と前記実行ユニットとの間にあり、前記データを格納する データバッファと、 − 前記データバッファに接続され、前記データバッファへの前記データの格納 及びデータキャッシュ再充填のほぼ完了時での前記データの前記実行ユニットへ の供給を制御するデータバッファコントローラと、 − 前記インストラクション入力部と前記実行ユニットとの間にあるインストラ クションキャッシュと、 − 前記インストラクション入力部と前記実行ユニットとの間にあり、前記イン ストラクションを格納するインストラクションバッファと、 − 前記インストラクションバッファに接続され、前記インストラクションバッ ファへの前記インストラクションの格納及びインストラクションキャッシュ再充 填のほぼ完了時での前記インストラクションの前記実行ユニットへの供給を制御 するインストラクションバッファコントローラとを具えることを特徴とする電子 回路。 ６．情報アイテムを処理する実行ユニット及びキャッシュを有する電子回路によ って情報を処理するに当たり、前記アイテムをバッファに格納するとともにキャ ッシュ再充填がほぼ完了する際に前記アイテムを前記実行ユニットに供給するこ とを特徴とする情報処理方法。