JPH10283203A - マルチスレッド・プロセッサにおけるスレッド切換え待ち時間を減少させる方法および装置 - Google Patents
マルチスレッド・プロセッサにおけるスレッド切換え待ち時間を減少させる方法および装置Info
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- JPH10283203A JPH10283203A JP10053267A JP5326798A JPH10283203A JP H10283203 A JPH10283203 A JP H10283203A JP 10053267 A JP10053267 A JP 10053267A JP 5326798 A JP5326798 A JP 5326798A JP H10283203 A JPH10283203 A JP H10283203A
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- 239000011159 matrix material Substances 0.000 claims 1
- 239000000725 suspension Substances 0.000 abstract 2
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 マルチスレッド・プロセッサにおけるスレッ
ド切換え待ち時間を減少させるための方法および装置を
提供すること。 【解決手段】 マルチスレッド・プロセッサにおけるス
レッド切換え待ち時間を減少させるための方法および装
置は、主命令待ち行列に活動スレッド用の命令を格納
し、スレッド切換え命令待ち行列に休止スレッド用の命
令を格納する。活動スレッドとは、マルチスレッド・プ
ロセッサによって現在処理されているスレッドである。
一方、休止スレッドはマルチスレッド・プロセッサによ
って現在実行されていないスレッドである。活動スレッ
ドの実行中、命令は、主命令待ち行列から処理のために
ディスパッチされる。スレッド切換えが行われるとき、
命令はスレッド切換え命令待ち行列から実行のためにデ
ィスパッチされる。同時に、スレッド切換え命令待ち行
列に格納された命令が主命令待ち行列に転送される。こ
のようにして、休止スレッドの命令を主命令待ち行列に
充填する時間によるスレッド切換え待ち時間がなくな
る。
ド切換え待ち時間を減少させるための方法および装置を
提供すること。 【解決手段】 マルチスレッド・プロセッサにおけるス
レッド切換え待ち時間を減少させるための方法および装
置は、主命令待ち行列に活動スレッド用の命令を格納
し、スレッド切換え命令待ち行列に休止スレッド用の命
令を格納する。活動スレッドとは、マルチスレッド・プ
ロセッサによって現在処理されているスレッドである。
一方、休止スレッドはマルチスレッド・プロセッサによ
って現在実行されていないスレッドである。活動スレッ
ドの実行中、命令は、主命令待ち行列から処理のために
ディスパッチされる。スレッド切換えが行われるとき、
命令はスレッド切換え命令待ち行列から実行のためにデ
ィスパッチされる。同時に、スレッド切換え命令待ち行
列に格納された命令が主命令待ち行列に転送される。こ
のようにして、休止スレッドの命令を主命令待ち行列に
充填する時間によるスレッド切換え待ち時間がなくな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチスレッド・
プロセッサにおけるスレッド切換待ち時間を減少させる
方法および装置に関する。
プロセッサにおけるスレッド切換待ち時間を減少させる
方法および装置に関する。
【０００２】
【従来の技術】今日、高性能シングルチップ・マイクロ
プロセッサの最も一般的なアーキテクチャは、ＲＩＳＣ
（縮小命令セット・コンピュータ）アーキテクチャであ
る。半導体技術の進歩に伴って、ＲＩＳＣアーキテクチ
ャの目的は、マシンのクロック・サイクルごとに１つの
命令を開始できるプロセッサ設計を開発することになっ
ている。この尺度、すなわち１命令当たりのクロック・
サイクル数ＣＰＩは、一般に、高性能プロセッサのアー
キテクチャを特徴付けるために使用されている。命令パ
イプライン方式およびキャッシュ・メモリのアーキテク
チャの特徴によりＣＰＩの改善が可能になった。パイプ
ライン式の命令実行により、前に出された命令の実行が
終了する前に次の命令の実行を開始することができる。
キャッシュ・メモリにより、ほとんどの場合メイン・メ
モリの全アクセス時間を待つことなく命令の実行を継続
することが可能になる。
プロセッサの最も一般的なアーキテクチャは、ＲＩＳＣ
（縮小命令セット・コンピュータ）アーキテクチャであ
る。半導体技術の進歩に伴って、ＲＩＳＣアーキテクチ
ャの目的は、マシンのクロック・サイクルごとに１つの
命令を開始できるプロセッサ設計を開発することになっ
ている。この尺度、すなわち１命令当たりのクロック・
サイクル数ＣＰＩは、一般に、高性能プロセッサのアー
キテクチャを特徴付けるために使用されている。命令パ
イプライン方式およびキャッシュ・メモリのアーキテク
チャの特徴によりＣＰＩの改善が可能になった。パイプ
ライン式の命令実行により、前に出された命令の実行が
終了する前に次の命令の実行を開始することができる。
キャッシュ・メモリにより、ほとんどの場合メイン・メ
モリの全アクセス時間を待つことなく命令の実行を継続
することが可能になる。
【０００３】メイン・メモリに使用されるメモリ・デバ
イスは高速になってきているが、そのようなメモリ・チ
ップとハイエンド・プロセッサとの速度のギャップはま
すます大きくなっている。したがって、現在のハイエン
ド・プロセッサの設計においては、キャッシュ・ミスが
あると実行時間の多くがその解決のために費やされ、メ
モリ待ち時間を許容する技術が実施されないかぎりメモ
リ・アクセス遅延がプロセッサ実行時間のうちでますま
す大きな割合を占めるようになると予想される。
イスは高速になってきているが、そのようなメモリ・チ
ップとハイエンド・プロセッサとの速度のギャップはま
すます大きくなっている。したがって、現在のハイエン
ド・プロセッサの設計においては、キャッシュ・ミスが
あると実行時間の多くがその解決のために費やされ、メ
モリ待ち時間を許容する技術が実施されないかぎりメモ
リ・アクセス遅延がプロセッサ実行時間のうちでますま
す大きな割合を占めるようになると予想される。
【０００４】メモリ待ち時間を許容する１つの既知の技
術は、マルチスレッディングである。マルチスレッディ
ングには、ハードウェア・マルチスレッディングとソフ
トウェア・マルチスレッディングの２つのタイプがあ
る。通常、ハードウェア・マルチスレッディングは、い
くつかのタスクまたはスレッドの状態をチップ上に維持
するプロセッサを使用する。これは、一般に、各スレッ
ドごとにプロセッサ・レジスタを複製するものである。
術は、マルチスレッディングである。マルチスレッディ
ングには、ハードウェア・マルチスレッディングとソフ
トウェア・マルチスレッディングの２つのタイプがあ
る。通常、ハードウェア・マルチスレッディングは、い
くつかのタスクまたはスレッドの状態をチップ上に維持
するプロセッサを使用する。これは、一般に、各スレッ
ドごとにプロセッサ・レジスタを複製するものである。
【０００５】ハードウェア・マルチスレッディングには
２つの基本的形態がある。伝統的な形態は、プロセッサ
内でＮ個のスレッドまたは状態を保持し、サイクルごと
にスレッドをインターリーブするものである。これによ
り、単一スレッド内の命令が分離されるため、すべての
パイプライン依存性がなくなる。ハードウェア・マルチ
スレッディングの他の形態は、ある待ち時間の長いイベ
ントでスレッドを切り換えるものである。本発明の好ま
しい実施形態は、ハードウェア・マルチスレッディング
を利用して、ある待ち時間の長いイベントでスレッドを
切り換える。
２つの基本的形態がある。伝統的な形態は、プロセッサ
内でＮ個のスレッドまたは状態を保持し、サイクルごと
にスレッドをインターリーブするものである。これによ
り、単一スレッド内の命令が分離されるため、すべての
パイプライン依存性がなくなる。ハードウェア・マルチ
スレッディングの他の形態は、ある待ち時間の長いイベ
ントでスレッドを切り換えるものである。本発明の好ま
しい実施形態は、ハードウェア・マルチスレッディング
を利用して、ある待ち時間の長いイベントでスレッドを
切り換える。
【０００６】しかし、スレッドの切換え自体が、多くの
クロック・サイクルを必要とする。スレッド切換えによ
る待ち時間のかなりの部分は、新しいスレッドを実行し
始めるのに必要な命令取出しによるものである。図１
に、マルチスレッド・プロセッサの複数のパイプライン
によって処理される命令をディスパッチする従来技術の
構成を示す。図１に示したように、命令受渡しマルチプ
レクサ８は、第１と第２の入力を有する。第１の入力
は、複数の命令を格納する命令キャッシュ４に接続され
る。命令キャッシュ４に格納された命令は、現在実行中
のスレッドである活動スレッドと、現在実行されていな
い１つまたは複数の休止スレッドの両方に属する。命令
受渡しマルチプレクサ８の第２の入力は、メイン・メモ
リまたはメモリ・サブシステム２あるいはその両方に接
続される。メイン・メモリは、各スレッド用のすべての
命令を格納し、レベル２キャッシュなどのメモリ・サブ
システムは、様々なスレッド用のすべての命令は格納し
ないが、命令キャッシュ４よりも多くの命令を格納する
ことができる。図１に示したように、命令キャッシュ４
はまた、メイン・メモリまたはメモリ・サブシステム２
あるいはその両方に接続される。
クロック・サイクルを必要とする。スレッド切換えによ
る待ち時間のかなりの部分は、新しいスレッドを実行し
始めるのに必要な命令取出しによるものである。図１
に、マルチスレッド・プロセッサの複数のパイプライン
によって処理される命令をディスパッチする従来技術の
構成を示す。図１に示したように、命令受渡しマルチプ
レクサ８は、第１と第２の入力を有する。第１の入力
は、複数の命令を格納する命令キャッシュ４に接続され
る。命令キャッシュ４に格納された命令は、現在実行中
のスレッドである活動スレッドと、現在実行されていな
い１つまたは複数の休止スレッドの両方に属する。命令
受渡しマルチプレクサ８の第２の入力は、メイン・メモ
リまたはメモリ・サブシステム２あるいはその両方に接
続される。メイン・メモリは、各スレッド用のすべての
命令を格納し、レベル２キャッシュなどのメモリ・サブ
システムは、様々なスレッド用のすべての命令は格納し
ないが、命令キャッシュ４よりも多くの命令を格納する
ことができる。図１に示したように、命令キャッシュ４
はまた、メイン・メモリまたはメモリ・サブシステム２
あるいはその両方に接続される。
【０００７】命令受渡しマルチプレクサ８は、制御論理
６から受け取ったライン充填バイパス信号に従って、命
令キャッシュ４またはメイン・メモリ／メモリ・サブシ
ステム２あるいはその両方から、制御論理６によってア
ドレスされた命令を出力する。命令受渡しマルチプレク
サ８は、命令を主命令待ち行列１０に出力する。主命令
待ち行列１０は、マルチスレッド・プロセッサによって
実施される複数の処理パイプラインにディスパッチする
ために出力する複数の命令を格納する。
６から受け取ったライン充填バイパス信号に従って、命
令キャッシュ４またはメイン・メモリ／メモリ・サブシ
ステム２あるいはその両方から、制御論理６によってア
ドレスされた命令を出力する。命令受渡しマルチプレク
サ８は、命令を主命令待ち行列１０に出力する。主命令
待ち行列１０は、マルチスレッド・プロセッサによって
実施される複数の処理パイプラインにディスパッチする
ために出力する複数の命令を格納する。
【０００８】スレッド切換えが行われると、主命令待ち
行列１０内の命令は無効にされ、第１のクロック・サイ
クルの間に、活動スレッドになる休止スレッドの命令用
のアドレスが制御論理６によって生成される。第２のク
ロック・サイクルの間に、新たに生成された命令アドレ
スに基づいて命令がアドレスされ、制御論理６は、命令
受渡しマルチプレクサ８が命令キャッシュ４に接続され
た入力を選択するようにライン充填バイパス信号を出力
する。アドレスされた命令が命令キャッシュ４内にある
場合は、第３のクロック・サイクルの間、命令受渡しマ
ルチプレクサ８がこれらの命令を主命令待ち行列１０に
出力し、主命令待ち行列１０は、処理パイプラインにデ
ィスパッチのため命令を出力する。したがって、活動ス
レッドになる休止スレッドの命令が命令キャッシュ４内
にあるとき、スレッド切換えは３クロック・サイクルで
完了する。
行列１０内の命令は無効にされ、第１のクロック・サイ
クルの間に、活動スレッドになる休止スレッドの命令用
のアドレスが制御論理６によって生成される。第２のク
ロック・サイクルの間に、新たに生成された命令アドレ
スに基づいて命令がアドレスされ、制御論理６は、命令
受渡しマルチプレクサ８が命令キャッシュ４に接続され
た入力を選択するようにライン充填バイパス信号を出力
する。アドレスされた命令が命令キャッシュ４内にある
場合は、第３のクロック・サイクルの間、命令受渡しマ
ルチプレクサ８がこれらの命令を主命令待ち行列１０に
出力し、主命令待ち行列１０は、処理パイプラインにデ
ィスパッチのため命令を出力する。したがって、活動ス
レッドになる休止スレッドの命令が命令キャッシュ４内
にあるとき、スレッド切換えは３クロック・サイクルで
完了する。
【０００９】当然ながら、命令キャッシュ４が、制御論
理６によってアドレスされた、活動スレッドになる休止
スレッドの命令を含まない場合は、スレッド切換えの完
了に要する時間は、命令キャッシュ・ミスを解決するの
に要する時間だけ増加する。
理６によってアドレスされた、活動スレッドになる休止
スレッドの命令を含まない場合は、スレッド切換えの完
了に要する時間は、命令キャッシュ・ミスを解決するの
に要する時間だけ増加する。
【００１０】
【発明が解決しようとする課題】本発明の一目的は、マ
ルチスレッド・プロセッサにおけるスレッド切換え待ち
時間を減少させるための方法および装置を提供すること
である。
ルチスレッド・プロセッサにおけるスレッド切換え待ち
時間を減少させるための方法および装置を提供すること
である。
【００１１】本発明のもう１つの目的は、スレッド切換
えを実行するのに必要な時間から主命令待ち行列を再充
填する時間をなくす、マルチスレッド・プロセッサにお
けるスレッド切換え待ち時間を減少させる方法および装
置を提供することである。
えを実行するのに必要な時間から主命令待ち行列を再充
填する時間をなくす、マルチスレッド・プロセッサにお
けるスレッド切換え待ち時間を減少させる方法および装
置を提供することである。
【００１２】
【課題を解決するための手段】上記その他の目的は、活
動スレッド用の命令を格納する主命令待ち行列の他に、
休止スレッド用の命令を格納するスレッド切換え命令待
ち行列を提供することによって達成される。スレッド切
換えが行われるとき、スレッド切換え待ち行列に格納さ
れた命令が実行のために出力され、それにより、主命令
待ち行列を再充填するために待たなければならないこと
によるスレッド切換え待ち時間がなくなる。
動スレッド用の命令を格納する主命令待ち行列の他に、
休止スレッド用の命令を格納するスレッド切換え命令待
ち行列を提供することによって達成される。スレッド切
換えが行われるとき、スレッド切換え待ち行列に格納さ
れた命令が実行のために出力され、それにより、主命令
待ち行列を再充填するために待たなければならないこと
によるスレッド切換え待ち時間がなくなる。
【００１３】さらに、活動スレッドになる休止スレッド
の命令が、スレッド切換え命令待ち行列から出力される
一方で、スレッド切換え命令待ち行列に格納された命令
のうちのいくつかが主命令待ち行列に転送される。スレ
ッド切換え命令待ち行列からの命令の最初の出力の後
に、実行のための命令が主命令待ち行列から再び得られ
る。主命令待ち行列は、スレッド切換え命令待ち行列に
格納されていた命令で事前に充填されているので、主命
令待ち行列に充填するためのそれ以上の遅延がなくな
る。
の命令が、スレッド切換え命令待ち行列から出力される
一方で、スレッド切換え命令待ち行列に格納された命令
のうちのいくつかが主命令待ち行列に転送される。スレ
ッド切換え命令待ち行列からの命令の最初の出力の後
に、実行のための命令が主命令待ち行列から再び得られ
る。主命令待ち行列は、スレッド切換え命令待ち行列に
格納されていた命令で事前に充填されているので、主命
令待ち行列に充填するためのそれ以上の遅延がなくな
る。
【００１４】本発明の他の目的、機能および特徴、構造
の関連要素の方法、動作および機能、部品の組み合わ
せ、ならびに製造の経済性は、以下の好ましい実施形態
の詳細な説明と、添付の図面から明らかとなろう。図面
はすべて本明細書の一部分を構成し様々な図で同じ参照
番号は対応する部品を示す。
の関連要素の方法、動作および機能、部品の組み合わ
せ、ならびに製造の経済性は、以下の好ましい実施形態
の詳細な説明と、添付の図面から明らかとなろう。図面
はすべて本明細書の一部分を構成し様々な図で同じ参照
番号は対応する部品を示す。
【００１５】
【発明の実施の形態】本発明による命令をディスパッチ
する構造は、主命令待ち行列と並列に、命令受渡しマル
チプレクサおよび出力マルチプレクサに接続されたスレ
ッド切換え命令待ち行列を含む。スレッド切換え命令待
ち行列は、休止スレッドの命令を格納し、主命令待ち行
列は活動スレッドの命令を格納する。スレッド切換え命
令待ち行列に格納された命令は、スレッド切換えが行わ
れるときに出力マルチプレクサによって実行のために出
力され、それにより、主命令待ち行列が再充填されるの
を待たなければならないことによるスレッド切換え待ち
時間がなくなる。
する構造は、主命令待ち行列と並列に、命令受渡しマル
チプレクサおよび出力マルチプレクサに接続されたスレ
ッド切換え命令待ち行列を含む。スレッド切換え命令待
ち行列は、休止スレッドの命令を格納し、主命令待ち行
列は活動スレッドの命令を格納する。スレッド切換え命
令待ち行列に格納された命令は、スレッド切換えが行わ
れるときに出力マルチプレクサによって実行のために出
力され、それにより、主命令待ち行列が再充填されるの
を待たなければならないことによるスレッド切換え待ち
時間がなくなる。
【００１６】さらに、活動スレッドになる休止スレッド
の命令が出力マルチプレクサによって出力される一方
で、これらの命令のいくつかは主命令待ち行列に転送さ
れる。スレッド切換え命令待ち行列から得られた命令の
最初の出力の後、出力マルチプレクサは、主命令待ち行
列からの命令を実行のために再び出力する。主命令待ち
行列は、スレッド切換え命令待ち行列に元々格納されて
いた命令ですでに一杯なため、主命令待ち行列を充填す
るためのそれ以上の遅延がなくなる。
の命令が出力マルチプレクサによって出力される一方
で、これらの命令のいくつかは主命令待ち行列に転送さ
れる。スレッド切換え命令待ち行列から得られた命令の
最初の出力の後、出力マルチプレクサは、主命令待ち行
列からの命令を実行のために再び出力する。主命令待ち
行列は、スレッド切換え命令待ち行列に元々格納されて
いた命令ですでに一杯なため、主命令待ち行列を充填す
るためのそれ以上の遅延がなくなる。
【００１７】次に、図２を参照して、本発明による命令
をディスパッチする構造を詳細に説明する。図２に示し
たように、命令受渡しマルチプレクサ８、制御論理６、
命令キャッシュ４およびメイン・メモリ／メモリ・サブ
システム２が、従来技術の命令ディスパッチ構造に関し
て前述したのと同じ方法で接続される。同様に、制御論
理６は、命令受渡しマルチプレクサ８が命令キャッシュ
４またはメイン・メモリ／メモリ・サブシステム２から
受け取った命令を出力するべきかどうか示すライン充填
バイパス信号を、命令受渡しマルチプレクサ８に出力す
る。
をディスパッチする構造を詳細に説明する。図２に示し
たように、命令受渡しマルチプレクサ８、制御論理６、
命令キャッシュ４およびメイン・メモリ／メモリ・サブ
システム２が、従来技術の命令ディスパッチ構造に関し
て前述したのと同じ方法で接続される。同様に、制御論
理６は、命令受渡しマルチプレクサ８が命令キャッシュ
４またはメイン・メモリ／メモリ・サブシステム２から
受け取った命令を出力するべきかどうか示すライン充填
バイパス信号を、命令受渡しマルチプレクサ８に出力す
る。
【００１８】一方、本発明による命令をディスパッチす
る構造は、命令充填マルチプレクサ１２、スレッド切換
え命令待ち行列１４、および出力マルチプレクサ１６を
も含む。命令充填マルチプレクサ１２は、第１と第２の
入力を有する。第１の入力は、命令受渡しマルチプレク
サ８の出力に接続される。命令充填マルチプレクサ１２
の第２の入力は、出力マルチプレクサ１６の出力に接続
される。命令充填マルチプレクサ１２は、制御論理６か
ら受け取ったスレッド切換え信号に基づいて、命令受渡
しマルチプレクサ８または出力マルチプレクサ１６から
受け取った命令を主命令待ち行列１０に出力する。
る構造は、命令充填マルチプレクサ１２、スレッド切換
え命令待ち行列１４、および出力マルチプレクサ１６を
も含む。命令充填マルチプレクサ１２は、第１と第２の
入力を有する。第１の入力は、命令受渡しマルチプレク
サ８の出力に接続される。命令充填マルチプレクサ１２
の第２の入力は、出力マルチプレクサ１６の出力に接続
される。命令充填マルチプレクサ１２は、制御論理６か
ら受け取ったスレッド切換え信号に基づいて、命令受渡
しマルチプレクサ８または出力マルチプレクサ１６から
受け取った命令を主命令待ち行列１０に出力する。
【００１９】スレッド切換え命令待ち行列１４はまた、
命令受渡しマルチプレクサ８の出力を受け取り、スレッ
ド切換え命令待ち行列１４と主命令待ち行列１０は共に
その出力を出力マルチプレクサ１６に送る。出力マルチ
プレクサ１６は、制御論理６によって生成されたスレッ
ド切換え信号に基づいて、主命令待ち行列１０またはス
レッド切換え命令待ち行列１４からの命令を選択的に出
力する。出力マルチプレクサ１６から出力された命令
は、マルチスレッド・プロセッサの複数の処理パイプラ
インにディスパッチされる。
命令受渡しマルチプレクサ８の出力を受け取り、スレッ
ド切換え命令待ち行列１４と主命令待ち行列１０は共に
その出力を出力マルチプレクサ１６に送る。出力マルチ
プレクサ１６は、制御論理６によって生成されたスレッ
ド切換え信号に基づいて、主命令待ち行列１０またはス
レッド切換え命令待ち行列１４からの命令を選択的に出
力する。出力マルチプレクサ１６から出力された命令
は、マルチスレッド・プロセッサの複数の処理パイプラ
インにディスパッチされる。
【００２０】活動スレッドの実行中、スレッド切換え信
号は低レベルのままであり、その結果、命令充填マルチ
プレクサ１２は、命令受渡しマルチプレクサ８から受け
取った命令を出力して主命令待ち行列１０を一杯にし、
出力マルチプレクサ１６は、主命令待ち行列１０から受
け取った命令を出力する。
号は低レベルのままであり、その結果、命令充填マルチ
プレクサ１２は、命令受渡しマルチプレクサ８から受け
取った命令を出力して主命令待ち行列１０を一杯にし、
出力マルチプレクサ１６は、主命令待ち行列１０から受
け取った命令を出力する。
【００２１】さらに、活動スレッドの実行中、休止スレ
ッドの命令が先取りされてスレッド切換え命令待ち行列
１４に格納される。スレッド切換え命令待ち行列１４に
格納するために休止スレッドの命令を先取りする際に、
制御論理６は、活動スレッドの命令を先取りして主命令
待ち行列１０に格納するために、指定されたクロック・
サイクルを使う。制御論理６は、（１）スレッド切換え
命令待ち行列１４にまだ休止スレッドの命令がロードさ
れていないとき、（２）休止スレッド用の命令の先取り
による命令キャッシュ・ミスが処理されていないとき、
そして（３）主命令待ち行列１０内の分岐命令と複数の
処理パイプラインによって処理されている命令がどれも
命令キャッシュ４にアクセスする必要がないときに、こ
れらのクロック・サイクルをスチールする。これらの条
件が満たされた場合、制御論理６は、休止スレッドの命
令のアドレスを生成し、命令キャッシュ４とメイン・メ
モリ／メモリ・サブシステム２のうちの少なくとも１つ
からの命令にアクセスし、命令受渡しマルチプレクサ８
が休止スレッドの先取りした命令を出力するようにライ
ン充填バイパス信号を出力する。制御論理６は、また、
スレッド切換え命令待ち行列１４がこれらの命令を格納
できるようにし、主命令待ち行列１０がこれらの命令を
格納しないようにする。分かりやすくするため、制御論
理６から主命令待ち行列１０およびスレッド切換え命令
待ち行列１４へのイネーブル／ディセーブル制御線は示
してない。
ッドの命令が先取りされてスレッド切換え命令待ち行列
１４に格納される。スレッド切換え命令待ち行列１４に
格納するために休止スレッドの命令を先取りする際に、
制御論理６は、活動スレッドの命令を先取りして主命令
待ち行列１０に格納するために、指定されたクロック・
サイクルを使う。制御論理６は、（１）スレッド切換え
命令待ち行列１４にまだ休止スレッドの命令がロードさ
れていないとき、（２）休止スレッド用の命令の先取り
による命令キャッシュ・ミスが処理されていないとき、
そして（３）主命令待ち行列１０内の分岐命令と複数の
処理パイプラインによって処理されている命令がどれも
命令キャッシュ４にアクセスする必要がないときに、こ
れらのクロック・サイクルをスチールする。これらの条
件が満たされた場合、制御論理６は、休止スレッドの命
令のアドレスを生成し、命令キャッシュ４とメイン・メ
モリ／メモリ・サブシステム２のうちの少なくとも１つ
からの命令にアクセスし、命令受渡しマルチプレクサ８
が休止スレッドの先取りした命令を出力するようにライ
ン充填バイパス信号を出力する。制御論理６は、また、
スレッド切換え命令待ち行列１４がこれらの命令を格納
できるようにし、主命令待ち行列１０がこれらの命令を
格納しないようにする。分かりやすくするため、制御論
理６から主命令待ち行列１０およびスレッド切換え命令
待ち行列１４へのイネーブル／ディセーブル制御線は示
してない。
【００２２】主命令待ち行列１０のサイズとスレッド切
換え命令待ち行列１４のサイズは、所望の動作特性に基
づいて設定することができる。ただし、好ましい実施形
態においては、スレッド切換え命令待ち行列１４のサイ
ズは、スレッド切換え命令待ち行列１４が複数の処理パ
イプラインによって単一クロック・サイクル内で受け取
ることができるよりも多くの命令を格納するように設定
される。
換え命令待ち行列１４のサイズは、所望の動作特性に基
づいて設定することができる。ただし、好ましい実施形
態においては、スレッド切換え命令待ち行列１４のサイ
ズは、スレッド切換え命令待ち行列１４が複数の処理パ
イプラインによって単一クロック・サイクル内で受け取
ることができるよりも多くの命令を格納するように設定
される。
【００２３】スレッド切換えが行われるとき、制御論理
６は、１クロック・サイクルの間スレッド切換え信号の
状態を低レベルから高レベルに変化させる。その結果、
出力マルチプレクサ１６は、スレッド切換え命令待ち行
列１４に格納されていた命令を出力する。スレッド切換
え命令待ち行列１４は、複数の処理パイプラインによっ
て受け取ることができるよりも多くの命令を格納するの
で、複数の処理パイプラインにディスパッチされなかっ
た命令は命令充填マルチプレクサ１２が受け取る。命令
充填マルチプレクサ１２は、スレッド切換え信号の状態
変化に従って、出力マルチプレクサ１６から出力された
命令出力を主命令待ち行列１０に出力する。このように
して、単一クロック・サイクル中に、活動スレッドにな
る休止スレッドからの命令が処理パイプラインにディス
パッチされ、主命令待ち行列１０に転送される。
６は、１クロック・サイクルの間スレッド切換え信号の
状態を低レベルから高レベルに変化させる。その結果、
出力マルチプレクサ１６は、スレッド切換え命令待ち行
列１４に格納されていた命令を出力する。スレッド切換
え命令待ち行列１４は、複数の処理パイプラインによっ
て受け取ることができるよりも多くの命令を格納するの
で、複数の処理パイプラインにディスパッチされなかっ
た命令は命令充填マルチプレクサ１２が受け取る。命令
充填マルチプレクサ１２は、スレッド切換え信号の状態
変化に従って、出力マルチプレクサ１６から出力された
命令出力を主命令待ち行列１０に出力する。このように
して、単一クロック・サイクル中に、活動スレッドにな
る休止スレッドからの命令が処理パイプラインにディス
パッチされ、主命令待ち行列１０に転送される。
【００２４】クロック・サイクルの完了後、スレッド切
換え信号はその低レベル状態に戻り、命令が主命令待ち
行列１０から処理パイプラインに再びディスパッチされ
る。さらに、制御論理６は、命令の先取りを始めて、主
命令待ち行列１０とスレッド切換え命令待ち行列１４を
満杯にする。
換え信号はその低レベル状態に戻り、命令が主命令待ち
行列１０から処理パイプラインに再びディスパッチされ
る。さらに、制御論理６は、命令の先取りを始めて、主
命令待ち行列１０とスレッド切換え命令待ち行列１４を
満杯にする。
【００２５】本発明による命令ディスパッチ構造は、従
来技術の構造と異なり、命令待ち行列を満杯にし命令待
ち行列から命令をディスパッチし始めるのに必要な時間
をスレッド切換え待ち時間からなくす。したがって、本
発明により、従来の技術と比べてスレッド切換え待ち時
間が２サイクル少なくなる。
来技術の構造と異なり、命令待ち行列を満杯にし命令待
ち行列から命令をディスパッチし始めるのに必要な時間
をスレッド切換え待ち時間からなくす。したがって、本
発明により、従来の技術と比べてスレッド切換え待ち時
間が２サイクル少なくなる。
【００２６】本発明は、図２に示した実施形態に限定さ
れるものではないことを理解されたい。たとえば、本発
明を、これまで２つのスレッドだけを実施するマルチス
レッド・プロセッサに関して説明した。しかし、マルチ
スレッド・プロセッサは、複数のスレッドを実施するこ
とができ、制御論理６は、スレッド切換え命令待ち行列
１４内に、スレッド切換えが行われた場合に活動スレッ
ドになる可能性が最も高い休止スレッドの命令を格納す
る。さらに別の代替方法として、休止スレッドにそれぞ
れ対応する複数のスレッド切換え命令待ち行列を設け、
命令充填マルチプレクサ１２と出力マルチプレクサ１６
を、追加のスレッド切換え命令待ち行列に対応するよう
に拡張することができる。
れるものではないことを理解されたい。たとえば、本発
明を、これまで２つのスレッドだけを実施するマルチス
レッド・プロセッサに関して説明した。しかし、マルチ
スレッド・プロセッサは、複数のスレッドを実施するこ
とができ、制御論理６は、スレッド切換え命令待ち行列
１４内に、スレッド切換えが行われた場合に活動スレッ
ドになる可能性が最も高い休止スレッドの命令を格納す
る。さらに別の代替方法として、休止スレッドにそれぞ
れ対応する複数のスレッド切換え命令待ち行列を設け、
命令充填マルチプレクサ１２と出力マルチプレクサ１６
を、追加のスレッド切換え命令待ち行列に対応するよう
に拡張することができる。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２８】（１）マルチスレッド・プロセッサにおい
てスレッド切換え待ち時間を減少させる方法であって、
（ａ）主命令待ち行列に、前記マルチスレッド・プロセ
ッサによって現在実行中の活動スレッド用の命令を格納
する段階と、（ｂ）スレッド切換え命令待ち行列に、前
記マルチスレッド・プロセッサによって現在実行されて
いない休止スレッド用の命令を格納する段階と、（ｃ）
前記活動スレッドの実行中に、前記主命令待ち行列から
命令を実行のためディスパッチする段階と、（ｄ）スレ
ッド切換えを行うとき、前記スレッド切換え命令待ち行
列からの命令を実行のためディスパッチする段階とを含
む方法。 （２）前記段階（ｄ）が、前記スレッド切換え命令待ち
行列に格納された命令の一部分をディスパッチし、
（ｅ）スレッド切換えを行うとき、段階（ｄ）でディス
パッチされなかった前記スレッド切換え命令待ち行列内
の命令を前記主命令待ち行列に転送する段階をさらに含
む上記（１）に記載の方法。 （３）（ｅ）命令キャッシュおよびメイン・メモリの少
なくとも一方から、前記スレッド切換え命令待ち行列に
格納するために、前記休止スレッドの命令を先取りする
段階をさらに含む、上記（１）に記載の方法。 （４）前記段階（ｅ）が、（ｅ１）前記主命令待ち行列
内にあるまたは実行のためディスパッチされた分岐命令
が前記命令キャッシュにアクセスする必要があるかどう
かを判定する段階と、（ｅ２）休止スレッドの命令先取
りの結果として命令キャッシュ・ミスが処理されている
かどうかを判定する段階と、（ｅ３）前記段階（ｅ１）
で、前記主命令待ち行列内にあるまたは実行のためディ
スパッチされた分岐命令が前記命令キャッシュにアクセ
スする必要がないと判定されたとき、および前記段階
（ｅ２）で、命令キャッシュ・ミスが処理されていない
と判定されたときに、活動スレッド用の命令の代わりに
前記休止スレッド用の命令を先取りする段階とを含む上
記（３）に記載の方法。 （５）前記スレッド切換え命令待ち行列が、単一処理サ
イクルで実行のためディスパッチできるよりも多くの命
令を格納する、上記（１）に記載の方法。 （６）前記段階（ｂ）で、複数の休止スレッドのうちの
１つのスレッドの命令を格納する上記（１）に記載の方
法。 （７）前記段階（ｂ）で、複数の休止スレッドにそれぞ
れ関連付けられた複数のスレッド切換え命令待ち行列
に、前記複数の休止スレッド用の命令を格納し、前記段
階（ｄ）で、スレッド切換えにより活動スレッドになる
休止スレッドに対応する、前記スレッド切換え命令待ち
行列からの命令をディスパッチする、上記（１）に記載
の方法。 （８）スレッド切換え待ち時間を減少させる、マルチス
レッド・プロセッサによって実行される命令をディスパ
ッチする装置であって、前記マルチスレッド・プロセッ
サによって現在実行中の活動スレッド用の命令を格納す
る主命令待ち行列と、前記マルチスレッド・プロセッサ
によって現在実行されていない休止スレッド用の命令を
格納する少なくとも１つのスレッド切換え命令待ち行列
と、前記活動スレッドの実行中に前記主命令待ち行列か
らの命令を実行のためディスパッチし、スレッド切換え
を行うときに前記スレッド切換え命令待ち行列からの命
令を実行のためディスパッチするディスパッチ手段とを
含む装置。 （９）前記ディスパッチ手段が、スレッド切換えを行う
ときに、前記スレッド切換え命令待ち行列内に格納され
た命令の一部分を実行用のためディスパッチし、実行の
ためディスパッチされていない前記スレッド切換え命令
待ち行列内の命令を前記主命令待ち行列に転送する、請
求項８に記載の装置。 （１０）前記ディスパッチ手段が、前記主命令待ち行列
の出力と前記スレッド切換え命令待ち行列の出力とを受
け取り、スレッド切換えを示すスレッド切換え信号に基
づいてその一方を出力する第１のマルチプレクサと、前
記第１のマルチプレクサの出力と前記主命令待ち行列に
格納する命令とを受け取って、前記スレッド切換え信号
に基づいてその一方を出力する第２のマルチプレクサと
を含む、上記（９）に記載の装置。 （１１）前記スレッド切換え命令待ち行列が、命令キャ
ッシュおよびメイン・メモリの少なくとも一方から先取
りされた前記休止スレッド用の命令を格納することを特
徴とする上記（８）に記載の装置。 （１２）前記スレッド切換え命令待ち行列が、単一処理
サイクルで実行のためにディスパッチできるよりも多く
の命令を格納する、上記（８）に記載の装置。 （１３）前記スレッド切換え命令待ち行列が、複数の休
止スレッドのうちの１つのスレッド用の命令を格納する
ことを特徴とする上記（８）に記載の装置。 （１４）複数の休止スレッドの命令をそれぞれ記憶する
複数のスレッド切換え命令待ち行列を含み、前記ディス
パッチ手段が、スレッド切換えにより活動スレッドにな
っている休止スレッドに対応するスレッド切換え命令待
ち行列から命令をディスパッチする、上記（８）に記載
の装置。 （１５）前記ディスパッチ手段が、前記主命令待ち行列
に接続された１つの入力と、前記スレッド切換え命令待
ち行列に接続された別の入力とを有するマルチプレクサ
を含む上記（８）に記載の装置。
てスレッド切換え待ち時間を減少させる方法であって、
（ａ）主命令待ち行列に、前記マルチスレッド・プロセ
ッサによって現在実行中の活動スレッド用の命令を格納
する段階と、（ｂ）スレッド切換え命令待ち行列に、前
記マルチスレッド・プロセッサによって現在実行されて
いない休止スレッド用の命令を格納する段階と、（ｃ）
前記活動スレッドの実行中に、前記主命令待ち行列から
命令を実行のためディスパッチする段階と、（ｄ）スレ
ッド切換えを行うとき、前記スレッド切換え命令待ち行
列からの命令を実行のためディスパッチする段階とを含
む方法。 （２）前記段階（ｄ）が、前記スレッド切換え命令待ち
行列に格納された命令の一部分をディスパッチし、
（ｅ）スレッド切換えを行うとき、段階（ｄ）でディス
パッチされなかった前記スレッド切換え命令待ち行列内
の命令を前記主命令待ち行列に転送する段階をさらに含
む上記（１）に記載の方法。 （３）（ｅ）命令キャッシュおよびメイン・メモリの少
なくとも一方から、前記スレッド切換え命令待ち行列に
格納するために、前記休止スレッドの命令を先取りする
段階をさらに含む、上記（１）に記載の方法。 （４）前記段階（ｅ）が、（ｅ１）前記主命令待ち行列
内にあるまたは実行のためディスパッチされた分岐命令
が前記命令キャッシュにアクセスする必要があるかどう
かを判定する段階と、（ｅ２）休止スレッドの命令先取
りの結果として命令キャッシュ・ミスが処理されている
かどうかを判定する段階と、（ｅ３）前記段階（ｅ１）
で、前記主命令待ち行列内にあるまたは実行のためディ
スパッチされた分岐命令が前記命令キャッシュにアクセ
スする必要がないと判定されたとき、および前記段階
（ｅ２）で、命令キャッシュ・ミスが処理されていない
と判定されたときに、活動スレッド用の命令の代わりに
前記休止スレッド用の命令を先取りする段階とを含む上
記（３）に記載の方法。 （５）前記スレッド切換え命令待ち行列が、単一処理サ
イクルで実行のためディスパッチできるよりも多くの命
令を格納する、上記（１）に記載の方法。 （６）前記段階（ｂ）で、複数の休止スレッドのうちの
１つのスレッドの命令を格納する上記（１）に記載の方
法。 （７）前記段階（ｂ）で、複数の休止スレッドにそれぞ
れ関連付けられた複数のスレッド切換え命令待ち行列
に、前記複数の休止スレッド用の命令を格納し、前記段
階（ｄ）で、スレッド切換えにより活動スレッドになる
休止スレッドに対応する、前記スレッド切換え命令待ち
行列からの命令をディスパッチする、上記（１）に記載
の方法。 （８）スレッド切換え待ち時間を減少させる、マルチス
レッド・プロセッサによって実行される命令をディスパ
ッチする装置であって、前記マルチスレッド・プロセッ
サによって現在実行中の活動スレッド用の命令を格納す
る主命令待ち行列と、前記マルチスレッド・プロセッサ
によって現在実行されていない休止スレッド用の命令を
格納する少なくとも１つのスレッド切換え命令待ち行列
と、前記活動スレッドの実行中に前記主命令待ち行列か
らの命令を実行のためディスパッチし、スレッド切換え
を行うときに前記スレッド切換え命令待ち行列からの命
令を実行のためディスパッチするディスパッチ手段とを
含む装置。 （９）前記ディスパッチ手段が、スレッド切換えを行う
ときに、前記スレッド切換え命令待ち行列内に格納され
た命令の一部分を実行用のためディスパッチし、実行の
ためディスパッチされていない前記スレッド切換え命令
待ち行列内の命令を前記主命令待ち行列に転送する、請
求項８に記載の装置。 （１０）前記ディスパッチ手段が、前記主命令待ち行列
の出力と前記スレッド切換え命令待ち行列の出力とを受
け取り、スレッド切換えを示すスレッド切換え信号に基
づいてその一方を出力する第１のマルチプレクサと、前
記第１のマルチプレクサの出力と前記主命令待ち行列に
格納する命令とを受け取って、前記スレッド切換え信号
に基づいてその一方を出力する第２のマルチプレクサと
を含む、上記（９）に記載の装置。 （１１）前記スレッド切換え命令待ち行列が、命令キャ
ッシュおよびメイン・メモリの少なくとも一方から先取
りされた前記休止スレッド用の命令を格納することを特
徴とする上記（８）に記載の装置。 （１２）前記スレッド切換え命令待ち行列が、単一処理
サイクルで実行のためにディスパッチできるよりも多く
の命令を格納する、上記（８）に記載の装置。 （１３）前記スレッド切換え命令待ち行列が、複数の休
止スレッドのうちの１つのスレッド用の命令を格納する
ことを特徴とする上記（８）に記載の装置。 （１４）複数の休止スレッドの命令をそれぞれ記憶する
複数のスレッド切換え命令待ち行列を含み、前記ディス
パッチ手段が、スレッド切換えにより活動スレッドにな
っている休止スレッドに対応するスレッド切換え命令待
ち行列から命令をディスパッチする、上記（８）に記載
の装置。 （１５）前記ディスパッチ手段が、前記主命令待ち行列
に接続された１つの入力と、前記スレッド切換え命令待
ち行列に接続された別の入力とを有するマルチプレクサ
を含む上記（８）に記載の装置。
【図１】従来技術による命令をディスパッチするの構造
を示す図である。
を示す図である。
【図２】本発明による命令をディスパッチする構造を示
す図である。
す図である。
２ メイン・メモリ／メモリ・サブシステム ４ 命令キャッシュ ６ 制御論理回路 ８ 命令受渡しマルチプレクサ １０ 主命令待ち行列 １２ 命令充填マルチプレクサ １４ スレッド切換え命令待ち行列 １６ 出力マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィリップ・ロジャース・ヒリヤー ザ・ サード アメリカ合衆国55901 ミネソタ州ロチェ スターツェンティーセカンド・ストリート ノースウェスト 2103
Claims (15)
- 【請求項１】マルチスレッド・プロセッサにおいてスレ
ッド切換え待ち時間を減少させる方法であって、（ａ）
主命令待ち行列に、前記マルチスレッド・プロセッサに
よって現在実行中の活動スレッド用の命令を格納する段
階と、（ｂ）スレッド切換え命令待ち行列に、前記マル
チスレッド・プロセッサによって現在実行されていない
休止スレッド用の命令を格納する段階と、（ｃ）前記活
動スレッドの実行中に、前記主命令待ち行列から命令を
実行のためディスパッチする段階と、（ｄ）スレッド切
換えを行うとき、前記スレッド切換え命令待ち行列から
の命令を実行のためディスパッチする段階とを含む方
法。 - 【請求項２】前記段階（ｄ）が、前記スレッド切換え命
令待ち行列に格納された前記命令の一部分をディスパッ
チし、（ｅ）スレッド切換えを行うとき、段階（ｄ）で
ディスパッチされなかった前記スレッド切換え命令待ち
行列内の命令を前記主命令待ち行列に転送する段階をさ
らに含む請求項１に記載の方法。 - 【請求項３】（ｅ）命令キャッシュおよびメイン・メモ
リの少なくとも一方から、前記スレッド切換え命令待ち
行列に格納するために、前記休止スレッドの命令を先取
りする段階をさらに含む、請求項１に記載の方法。 - 【請求項４】前記段階（ｅ）が、（ｅ１）前記主命令待
ち行列内にあるまたは実行のためディスパッチされた分
岐命令が前記命令キャッシュにアクセスする必要がある
かどうかを判定する段階と、（ｅ２）休止スレッドの命
令先取りの結果として命令キャッシュ・ミスが処理され
ているかどうかを判定する段階と、（ｅ３）前記段階
（ｅ１）で、前記主命令待ち行列内にあるまたは実行の
ためディスパッチされた分岐命令が前記命令キャッシュ
にアクセスする必要がないと判定されたとき、および前
記段階（ｅ２）で、命令キャッシュ・ミスが処理されて
いないと判定されたときに、活動スレッド用の命令の代
わりに前記休止スレッド用の命令を先取りする段階とを
含む請求項３に記載の方法。 - 【請求項５】前記スレッド切換え命令待ち行列が、単一
処理サイクルで実行のためディスパッチできるよりも多
くの命令を格納する、請求項１に記載の方法。 - 【請求項６】前記段階（ｂ）で、複数の休止スレッドの
うちの１つのスレッドの命令を格納する請求項１に記載
の方法。 - 【請求項７】前記段階（ｂ）で、複数の休止スレッドに
それぞれ関連付けられた複数のスレッド切換え命令待ち
行列に、前記複数の休止スレッド用の命令を格納し、前
記段階（ｄ）で、スレッド切換えにより活動スレッドに
なる休止スレッドに対応する、前記スレッド切換え命令
待ち行列からの命令をディスパッチする、請求項１に記
載の方法。 - 【請求項８】スレッド切換え待ち時間を減少させる、マ
ルチスレッド・プロセッサによって実行される命令をデ
ィスパッチする装置であって、 前記マルチスレッド・プロセッサによって現在実行中の
活動スレッド用の命令を格納する主命令待ち行列と、 前記マルチスレッド・プロセッサによって現在実行され
ていない休止スレッド用の命令を格納する少なくとも１
つのスレッド切換え命令待ち行列と、 前記活動スレッドの実行中に前記主命令待ち行列からの
命令を実行のためディスパッチし、スレッド切換えを行
うときに前記スレッド切換え命令待ち行列からの命令を
実行のためディスパッチするディスパッチ手段とを含む
装置。 - 【請求項９】前記ディスパッチ手段が、スレッド切換え
を行うときに、前記スレッド切換え命令待ち行列内に格
納された命令の一部分を実行のためディスパッチし、実
行のためディスパッチされていない前記スレッド切換え
命令待ち行列内の命令を前記主命令待ち行列に転送す
る、請求項８に記載の装置。 - 【請求項１０】前記ディスパッチ手段が、 前記主命令待ち行列の出力と前記スレッド切換え命令待
ち行列の出力とを受け取り、スレッド切換えを示すスレ
ッド切換え信号に基づいてその一方を出力する第１のマ
ルチプレクサと、 前記第１のマルチプレクサの出力と前記主命令待ち行列
に格納する命令とを受け取って、前記スレッド切換え信
号に基づいてその一方を出力する第２のマルチプレクサ
とを含む、請求項９に記載の装置。 - 【請求項１１】前記スレッド切換え命令待ち行列が、命
令キャッシュおよびメイン・メモリの少なくとも一方か
ら先取りされた前記休止スレッド用の命令を格納するこ
とを特徴とする請求項８に記載の装置。 - 【請求項１２】前記スレッド切換え命令待ち行列が、単
一処理サイクルで実行のためにディスパッチできるより
も多くの命令を格納する、請求項８に記載の装置。 - 【請求項１３】前記スレッド切換え命令待ち行列が、複
数の休止スレッドのうちの１つのスレッド用の命令を格
納することを特徴とする請求項８に記載の装置。 - 【請求項１４】複数の休止スレッドの命令をそれぞれ記
憶する複数のスレッド切換え命令待ち行列を含み、 前記ディスパッチ手段が、スレッド切換えにより活動ス
レッドになっている休止スレッドに対応するスレッド切
換え命令待ち行列から命令をディスパッチする、請求項
８に記載の装置。 - 【請求項１５】前記ディスパッチ手段が、 前記主命令待ち行列に接続された１つの入力と、前記ス
レッド切換え命令待ち行列に接続された別の入力とを有
するマルチプレクサを含む請求項８に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/829518 | 1997-03-28 | ||
| US08/829,518 US5907702A (en) | 1997-03-28 | 1997-03-28 | Method and apparatus for decreasing thread switch latency in a multithread processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10283203A true JPH10283203A (ja) | 1998-10-23 |
| JP3573943B2 JP3573943B2 (ja) | 2004-10-06 |
Family
ID=25254763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05326798A Expired - Fee Related JP3573943B2 (ja) | 1997-03-28 | 1998-03-05 | マルチスレッド・プロセッサによる実行のために命令をディスパッチする装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5907702A (ja) |
| JP (1) | JP3573943B2 (ja) |
| KR (1) | KR100274268B1 (ja) |
| CN (1) | CN1092360C (ja) |
| GB (1) | GB2324392B (ja) |
| HK (1) | HK1011567A1 (ja) |
| SG (1) | SG63818A1 (ja) |
| TW (1) | TW362194B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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