CN1195135A - 多线程处理器中用于降低线程切换时延的方法和装置 - Google Patents

多线程处理器中用于降低线程切换时延的方法和装置 Download PDF

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Abstract

一种用于降低多处理器中的线程切换时延的方法和装置。其在基本指令队列中存储活动线程的指令,在线程切换指令队列中存储待用线程的指令。在活动线程执行期间,从基本指令队列中分配指令以执行。发生线程切换时,从线程切换指令队列中分配指令以执行。同时,存储在线程切换指令队列中的指令被传输给基本指令队列。从而,消除了将待用线程的指令重新填充到基本指令队列的总时间。

Description

多线程处理器中用于 降低线程切换时延的方法和装置
本发明一般涉及多线程处理器中用于降低线程切换时延的方法和装置。
现在，用于高性能、单片微处理器的最常用的结构是采用精简指令集计算机的RISC结构。由于半导体技术的发展，RISC结构的目标已成为开发出差不多在每个机器的时钟周期都能启动一条指令的处理器设计。这种每条指令时钟周期数或称为CPI的度量标准被经常用于表征高性能处理器的结构。指令流水线技术及高速缓冲存储器结构特征已使得CPI的改善成为可能。流水线指令的执行使得后面的指令在前面已发出的指令执行完之前就可开始执行。高速缓冲存储器使得在大多数情况下，不需等待一个完整的主存储器存取时间，就可使指令继续执行。
尽管用作主存储器的存储器设备的速度不断提高，但是这种存储器芯片与高档处理器之间的速度差距却在不断加大。因此当前设计的高档处理器的相当多的执行时间浪费在等待高速缓冲存储器的未命中上，可以预见，除非实现存储器时延容许技术，否则存储器访问延时将占用越来越多的处理器执行时间的比率。
一种已知的容许存储器时延的技术是多线程。目前有两种多线程技术：硬件多线程和软件多线程。硬件多线程技术所采用的处理器在芯片上要保持若干个任务或线程的状态，它一般涉及为每个线程复制处理器的寄存器。
有两种基本的硬件多线程技术形式。常规的方式是在处理器中保持N个线程或状态并以周期(cycle-by-cycle)为基础将线程交错。这种方式由于处于一个线程中的指令被分离开，从而消除了流水线所存在的相关性问题。硬件多线程技术的另一种形式是对一些长时延事件进行线程切换。本发明的一种实施例就是使用硬件多线程技术并对一些长时延事件执行线程间的切换处理。
但是，线程切换本身需要占用一些时钟周期。由于线程切换所导致的时延其相当一部分是由于要求开始执行一个新的线程的取指令操作的结果。图1示出了用于由一个多线程处理器的多个流水线进行处理而分配指令的现有技术的结构。如图1所示，指令传送多路器8具有第一和第二输入。第一输入与一个存有多条指令的指令高速缓冲存储器4相连。存储在指令高速缓冲存储器4中的指令属于活动态的线程(active thread)，即当前被执行的线程，及一个或多个等待执行的线程(dormant thread)，即当前不被执行的线程。指令传送多路器8的第二个输入与主存储器和/或存储器子系统2相连。主存储器存储每个线程的所有指令，而存储器子系统例如二级高速缓冲存储器可以存储的指令数小于各线程所有的指令数但大于指令高速缓冲存储器4中的指令数。如图1所示，指令高速缓冲存储器4也与主存储器和/或存储器子系统2相连。
根据从控制逻辑6所接收的线路填充旁路信号，指令传送多路器8输出由控制逻辑6所寻址的来自于指令高速缓冲存储器4或主存储器和/或存储器子系统的指令。指令传送多路器8向基本指令队列10输出指令。基本指令队列10所存储的多条指令被输出分配给多个处理流水线以供多线程处理器执行。
发生线程切换时，基本指令队列10中的指令是无效的，并且在第一时钟周期，由控制逻辑6生成正在成为活动线程的待用线程的指令地址。在第二个时钟周期，根据新生成的指令地址对指令进行寻址，并且控制逻辑6输出一个线路填充旁路信号，使得指令传送多路器8选择与指令高速缓冲存储器4相连的输入。若被寻址的指令驻留在指令高速缓冲存储器4中，则在第三个时钟周期，指令传送多路器8向基本指令队列10输出这些指令，基本指令队列10输出这些指令以分配给处理流水线。相应地，正在成为活动线程的待用线程的指令驻留在指令高速缓冲存储器4中时，将占用三个时钟周期以完成线程切换。
当然，如果指令高速缓冲存储器4中没有包含由控制逻辑6所寻址的，即将成为活动线程的待用线程的指令，则完成线程切换的时间将根据解决指令高速缓冲存储器未命中问题所需要的时间而增加。
本发明的一个目的是提供一种用于降低多线程处理器中线程切换时延的方法和装置。
本发明另一个目的是提供一种用于降低多线程处理器中线程切换时延的方法和装置，它能从需要执行一个线程切换的时间中消除重新填充基本指令队列的时间。
本发明的这些以及其它目的将通过除了提供一个用于存储活动线程的基本指令队列外还提供一个线程切换指令队列来实现，其中该队列用于存储待用线程指令。当发生线程切换时，存储在线程切换指令队列中的指令被输出以供执行，从而消除了由于必须等待基本指令队列被重新填充而导致的线程切换时延。
另外，与即将成为活动线程的待用线程指令从线程切换指令队列中输出的同时，存储在线程切换指令队列中的一些指令被传输给基本指令队列。从线程切换指令队列中最先输出的指令输出之后，用于执行的指令会再一次从基本指令队列中输出。由于基本指令队列中已被预先填充进最初存储在线程切换指令队列中的指令，因此进一步消除了因填充基本指令队列而造成的延时。
本发明其它目的，特征和特点；方法、操作及相关结构部件的功能；或其组合及构造的经济性通过以下结合附图的实施例的详细描述将更清楚。其中实施例及附图均属于本说明书的一部分，不同的附图中的相应部分用相同的参考标记。
本发明通过以下的详细叙述及附图将更易理解，它们仅用于说明本发明，而不是用于限制本发明。
其中：
图1是用于分配指令的现有技术结构；
图2是根据本发明用于分配指令的结构。
根据本发明的用于分配指令的结构包括一个与指令传送多路器相连的线程切换指令队列及与一个基本指令队列并行的输出多路器。线程切换指令队列存储待用线程指令，而基本指令队列存储活动线程指令。发生线程切换时，存储在线程切换指令队列中的指令被输出多路器输出以备执行，从而消除了因必须等待基本指令队列被重新填充而导致的线程切换时延。
另外，正在成为活动线程的待用线程的指令是由输出多路器输出时，其中一些指令被传输给基本指令队列。从线程切换指令队列获取初始指令输出之后，输出多路器再一次输出从基本指令队列中获取的指令，以备执行。由于基本指令队列中已被预先填充进最初存储在线程切换指令队列中的指令，故又进一步消除了由于填充基本指令队列而导致的延时。
现在将参考图2详细地讨论根据本发明的分配指令的结构。如图2所示，按照与上述所讨论的与现有技术的指令分配结构相同的方式连接指令传送多路器8，控制逻辑6，指令高速缓冲存储器4，及主存储器和/或存储器子系统2。同样的，控制逻辑6向指令传送多路器8输出一个线路填充旁路信号，该信号表明指令传送多路器8应该输出来自于指令高速缓冲存储器4的指令还是来自于主存储器和/或存储器子系统2的指令。
根据本发明的用于分配指令的结构还包括一个指令填充多路器12，一个线程切换指令队列14及一个输出多路器16。指令填充多路器12具有一个第一和第二输入。第一输入与指令传送多路器8的输出相连。指令填充多路器12的第二输入与输出多路器16的输出相连。指令填充多路器12根据从控制逻辑6所接收的指令切换信号将来自于指令传送多路器8或输出多路器16的指令输出给基本指令队列10。
线程切换指令队列14也接收指令传送多路器8的输出，线程切换指令队列14及基本指令队列10将他们的输出传送给输出多路器16。输出多路器16根据由控制逻辑6所生成的线程切换信号选择性地输出来自于基本指令队列10或线程切换指令队列14的输出指令。由指令多路器16输出的指令被分配给多线程处理器的多个处理流水线。
在活动线程的执行期间，线程切换信号保持低电平状态，从而使指令填充多路器12输出从指令传送多路器8所接收的指令以填充基本指令队列10，输出多路器16输出从基本指令队列10所接收的指令。
进一步地，在活动线程执行期间，待用线程的指令被预先读取并存储在线程切换指令队列14中。为了预先读取待用线程指令并将其存储到线程切换指令队列14中，控制逻辑6使用用于预先读取存储在基本指令队列10中的活动线程的指令的时钟周期。控制逻辑6在以下的几种情况下盗用这些时钟周期：(1)线程切换指令队列14还没有装入待用线程指令；(2)还未处理由于预读取待用线程的指令而造成的指令高速缓冲存储器未命中；(3)没有需要访问指令高速缓冲存储器4的位于基本指令队列10中的分支指令及由多个处理流水线所处理的指令。若满足这些条件，则控制逻辑6生成待用线程指令的地址，并访问来自于至少是指令高速缓冲存储器4或主存储器和/或存储器子系统2的指令，并输出一个线路填充旁路信号，使得指令传送多路器8输出预读取的待用线程指令。控制逻辑6还使线程切换指令队列14能存储这些指令，而基本指令队列10不能存储这些指令。为了清楚起见，未示出从控制逻辑6到基本指令队列10及线程切换指令队列14的使能/禁止控制线路。
可以根据所需的操作特征设置基本指令队列10的大小及线程切换指令队列14的大小。但是，在一个优选实施例中，所设置的线程切换指令队列14的大小使得线程切换指令队列14所存储的指令多于在一个时钟周期内可被多个处理流水线接收的指令。
当发生线程切换时，控制逻辑6在一个时钟周期内将线程切换信号的状态从低电平变为高电平。结果，输出多路器16输出由线程切换指令队列14所存储的指令。由于线程切换指令队列14所存储的指令多于可被多个处理流水线所接收的指令数，因此没有分配给多个处理流水线的指令被指令填充多路器12所接收。指令填充多路器12根据线程切换信号的状态变化，输出由输出多路器16输出到基本指令队列10的指令。因此，在一个时钟周期内，从待用线程成为活动线程的指令被分配给处理流水线并传输给基本指令队列10。
在该时钟周期的结束，线程切换信号恢复它的低电平状态，指令被再一次从基本指令队列10中分配给处理流水线。另外，控制逻辑6开始预读取指令以填充基本指令队列10及线程切换指令队列14。
与现有技术的结构不一样，根据本发明的指令分配结构省去了填充所需要的和开始从指令队列中分配指令的总线程切换时延总时间。因此，本发明与现有技术相比在线程切换时延上减少了两个周期。
应当理解到，本发明不限于图2的实施例。例如，本发明仅是根据执行两个线程的多线程处理器描述的。但是，多线程处理器，可以执行多个线程，其中，控制逻辑6在线程切换指令队列14中存储若发生线程切换时最可能成为活动线程的待用线程指令。进一步地，可以提供每个对应于一个待用线程的线程切换指令队列，扩大指令填充多路器12及输出多路器16以适应于增加的线程切换指令队列。
尽管本发明是根据当前被认为是最实用且最优选的实施例进行描述的，但是应该理解，本发明不限于所公开的实施例，相反，它覆盖了在所附的权利要求书的精神和范围内的各种修改和等价物。

Claims (15)

1.一种用于降低多线程处理器中的线程切换时延的方法，包括：
(a)将一个活动线程的指令存入一个基本指令队列，所述活动线程是当前被所述多线程处理器所执行的线程；
(b)将一个待用线程的指令存入一个线程切换指令队列，所述待用线程是当前不被所述多线程处理器执行的线程；
(c)在所述活动线程执行期间分配所述基本指令队列中用于执行的指令；及
(d)在发生线程切换时分配所述线程切换指令队列中用于执行的指令。
2.如权利要求1所述的方法，其特征在于，
所述步骤(d)分配存储在所述线程切换指令队列中的所述指令的一部分，并进一步包括：
(e)在发生线程切换时将所述线程切换指令队列中未在步骤(d)分配的指令发送到所述基本指令队列中。
3.如权利要求1所述的方法，其特征在于，进一步包括：
(e)至少从指令高速缓冲及主存储器其中之一中预先读取用于存储在所述线程切换指令队列中的所述待用线程的指令。
4.如权利要求3所述的方法，其特征在于，所述步骤(e)包括：
(e1)判定所述基本指令队列中是否有分支指令或要被分配以执行的指令需要访问所述指令高速缓冲存储器；
(e2)判定由于待用线程指令的预读取而导致的指令高速缓冲存储器未命中事件是否正在被处理；及
(e3)当所述步骤(e1)判定出所述基本指令队列中没有分支指令或没有被分配的用于执行的指令需要访问所述指令高速缓冲存储器，及所述步骤(e2)判定出由于待用线程指令的预读取而导致的指令高速缓冲存储器未命中事件没有正在被处理时，预先读取所述待用线程的指令而不是所述活动线程的指令。
5.如权利要求1所述的方法，其特征在于，所述线程切换指令队列所存储的指令数多于在单个处理周期可被分配以执行的指令数。
6.如权利要求1所述的方法，其特征在于，所述步骤(b)存储多个待用线程之一的指令。
7.如权利要求1所述的方法，其特征在于，所述步骤(b)存储位于多个线程切换指令队列中的多个待用线程的指令，每个线程切换指令队列与所述多个待用线程之一相关；及
所述步骤(d)分配所述线程切换指令队列中与由于线程切换而成为活动的所述待用线程相关的指令。
8.一种用于分配指令以令多线程处理器执行的装置，它降低了线程切换时延，包括：
一个存储活动线程的指令的基本指令队列，所述活动线程是当前被所述多线程处理器执行的线程；
至少一个存储待用线程指令的线程切换指令队列，所述待用线程是当前不被所述多线程处理器执行的线程；及
分配装置，用于在所述活动线程执行期间分配基本指令队列中的指令以执行，及用于在发生线程切换时，分配所述线程切换指令队列中的指令以执行。
9.如权利要求8所述的装置，其特征在于，所述分配装置分配存储在所述线程切换队列中的所述指令的一部分以执行，并且当发生线程切换时，将所述线程切换指令队列中未分配以执行的指令传输到所述基本指令队列。
10.如权利要求9所述的装置，其特征在于，所述分配装置包括：
第一多路器，用于接收所述基本指令队列的输出及所述线程切换指令队列的输出，并根据表明一个线程切换的线程切换信号输出所述基本指令队列的所述输出及所述线程切换指令队列的所述输出之一；及
第二多路器，用于接收所述第一多路器的输出及用于存储在所述基本指令队列中的指令，并根据所述线程切换信号输出所述第一多路器及用于存储在所述基本指令队列中的指令之一。
11.如权利要求8所述的装置，其特征在于，所述线程切换指令队列至少存储预先从指令高速缓冲存储器及主存储器之一读取的所述待用线程的指令。
12.如权利要求8所述的装置，其特征在于，所述线程切换指令队列存储的指令数多于在单个处理周期能被分配以执行的指令数。
13.如权利要求8所述的装置，其特征在于，所述线程切换指令队列存储多个待用线程之一的指令。
14.如权利要求8所述的装置，其特征在于，进一步包括：
存储多个待用线程的多个线程切换指令队列，每个线程切换指令队列与所述多个待用线程之一相关；及
所述分配装置分配所述多个线程切换指令队列之一中由于线程切换而成为活动态的所述待用线程的指令。
15.如权利要求8所述的装置，其特征在于，所述分配装置包括：
一个多路器，其中一个输入与所述基本指令队列相连，另一个输入与所述线程切换指令队列相连。
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