CN1133932C - 附加寄存器减少超高速缓存再充填期间的cpu空闲周期 - Google Patents

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Abstract

CPU具有用于在指令控制下在数据上操作的执行单元。高速缓存与缓冲寄存器并联耦合在执行单元的输入端上。在高速缓存已完成再充填进程时，缓冲寄存器将诸如数据或指令等信息项供给执行单元。

Description

附加寄存器减少超高速缓存 再充填期间的CPU空闲周期
技术领域
本发明涉及包括带有高速缓存的CPU的电子电路。本发明还涉及将诸如数据或指令等信息项提供给CPU的执行单元的方法。
背景技术
CPU通常具有布置在执行单元的数据与指令输入端与连接在主存的端口之间的一个或多个高速缓冲存储器。该高速缓存补偿CPU中的处理与从主存取数据与指令之间的速度差。该高速缓存的成功操作取决于定域性原理：程序对存储器的引用在时间上及逻辑空间中有群集的趋势。时间群集是指在特定的时段内多次引用相同的地址的趋向而言。空间群集是指从逻辑上接连的存储器地址取数据或指令的趋向而言。将主存中的数据与指令以逻辑上连接的地址的块映射到高速缓存中。下面，在本文中用“信息项”来指数据或指令。
当CPU请求其高速缓存中不存在的信息项时出现读不命中。这时高速缓存必须从主存或二级高速缓存中检索适当的块并存储它。在这一高速缓存的再充填期间，执行单元是停的。正在使用各种技术来减少由于高速缓存的再充填而导致的执行单元必须空闲的时钟周期数。
例如，欧洲专利申请0543487A1讨论早期重新启动技术。只要所请求的项目从主存一到达，便将其发送到执行单元而不等待整个块写到高速缓存的完成。这一早重新启动的改进是无顺序取。无顺序取使主存跳过位于相关块中的所请求的项目前面的逻辑地址上的所有信息项。在检索到时将请求的项目直接发送给执行单元，同时循环检索该块的其余部分来取前面跳过的项目。
欧洲专利申请0543487A1还讨论了包含下述步骤的另一技术。如果CPU在数据高速缓存充填期间取数据而所取的请求数据为当前正在填充的存储器块的一部分，如果该数据尚未写入高速缓存则与将其写入高速缓存的同时检索出该数据及返回给执行单元。如果该数据已写入高速缓存，则在下一读周期上检索该数据及将其返回给执行单元。
再参见诸如“MIPS RISC体系结构”，Crerry Kane与JoeHeinrich，Prentice Hall，1992，特别是第5章，页5-5。在诸如R200与R3000等MIPS处理器的实现中，高速缓存不命中后出现的典型事件序列如下。在高速缓存不命中时，处理器从存储器读取一个字并停，同时在高速缓存中再充填指定的块。完成了再充填之后，从高速缓存中检索缺失的信息项并将其提供给处理器的执行单元以恢复处理。关于MIPS体系结构的一般背景信息，见“结构化计算机组织”，A.S.Taneubaum，Prentice Hall国际版，第三版，1990，特别是472-487页。
发明内容
如果执行单元对请求项目的处理快于高速缓存能完成再充填，则早重新启动的优点是有限的。在这一情况中，处理完直接接收的项目之后执行必须空闲直到再充填高速缓存为止。
上面所讨论的现有技术对比文件中的另一技术致力于当正在再充填高速缓存时减少执行单元的空闲周期数的问题。这一现有技术对比文件并不致力于已经或接近完成再充填时减少空闲周期数的问题。本发明的目的为通过在基本上接近高速缓存再充填完成时减少空闲周期而提高处理器的性能。
为了这一目的，本发明提供了包括CPU、用于接收信息项输入端及输入端与CPU的执行单元之间的高速缓存的电子电路。执行单元进行操作处理该项目。电路还包括在输入端与执行单元之间的缓冲器及连接在缓冲器上的控制器。控制器控制缓冲器中信息项的存储及在高速缓存再充填基本上接近完成时将项目提供给执行单元。
发明人提出采用临时缓冲器以便至少在完成再充填时正在从高速缓存中检索项目的步骤期间防止CPU空闲。接近完成再充填时，项目是从缓冲器而不是从高速缓存提供的。以这一方式，每一次高速缓存不命中至少节省一个时钟周期，因为缓冲器不是像高速缓存那样地址控制的。
本发明的电路能利用缓冲器结合能进行上述早重新启动与无顺序取的主存。早重新启动/无顺序取能减少高速缓存再充填前的CPU空闲周期数，而本发明中的缓冲寄存器则减少高速缓存已再充填或接近完成再充填后的CPU空闲周期数。
特别地，本发明提供一种包含CPU的电子电路，具有：
用于接收信息项的输入端；
用于处理信息项的执行单元；
在输入端与执行单元之间的高速缓存；
在输入端与执行单元之间及用于存储该信息项的缓冲器；以及
连接在缓冲器上用于控制将信息项存储在所述缓冲器中并在完成高速缓存再充填之前将该信息项提供给执行单元的缓冲器控制器。
本发明还提供另一种包含CPV的电子电路，具有：
用于接收数据的数据输入端；
用于接收指令的指令输入端；
用于在指令的控制下处理数据的执行单元；
在数据输入端与执行单元之间的数据高速缓存；
在数据输入端与执行单元之间用于存储数据的数据缓冲器；
连接在数据缓冲器上用于控制将数据存储在所述数据缓冲器中及在完成数据高速缓存再充填之前将数据提供给执行单元的数据缓冲器控制器；
指令输入端与执行单元之间的指令高速缓存；
指令输入端与执行单元之间用于存储指令的指令缓冲器；以及
连接在指令缓冲器上用于控制将指令存储在所述指令缓冲器中并在完成指令高速缓存再充填之前将指令提供给执行单元的指令缓冲器控制器。
本发明还特别提供一种利用电子电路的信息处理方法，所述电子电路具有用于处理信息项的执行单元及高速缓存，所述方法包括将信息项存储在缓冲器中及在完成高速缓存再充填之前将所述信息项提供给执行单元。
附图说明
下面参照附图以示例方式进一步详细说明本发明，附图中：
图1为本发明的电路的方框图；以及
图2为示出高速缓存控制器的有限状态机的一部分的图。
具体实施方式
图1为带有按照本发明的电子电路100的主要部件的功能方框图。电路100包括通过总线108互连的CPU102、总线控制器104及主存106。CPU102具有总线接口110、执行单元112、指令高速缓存器114、数据高速缓存116、分别用于控制高速缓存114与116的指令高速缓存控制器118及数据高速缓存控制器120。CPU102还包括缓冲寄存器122。在本实例中，缓冲器122与数据高速缓存116是布置成并联在控制器120与单元112之间的。缓冲器122与高速缓存116通过受控制器120控制的多路复用器124耦合在单元112的数据输入端上。
控制器120控制缓冲器122存储数据，使得能在读不命中时基本上在或接近高速缓存116的再充填完成时将其提供给执行单元112。以这一方式，至少节省了一个时钟周期，在其中单元112不需要空闲。例如，当在再充填之后高速缓存116正在为第一读周期作准备时，缓冲器122提供一或多个数据项给单元112。从而高速缓存读周期与通过缓冲寄存器122的供给在时间上重叠。
缓冲器122至少存储CPU 102请求并导致高速缓存读不命中的数据。缓冲器122也可存储与所请求的数据的地址逻辑上接连的地址上的其它数据符。为了遵守高速缓存的上述定域性原理，高速缓存116也存储请求的数据及逻辑上后面的数据。
高速缓存114与单元112之间的指令路径包含作为高速缓存116与单元112之间的数据路径的类似缓冲器126与多路复用器128配置，并且它是以类似方式受高速缓存控制器118控制的。通常，处理期间的指令序列是事先已知的。在一些软件应用中可出现条件转移操作，但在两条转移指令之间指令流是线性及已知的。如果缓冲器为FIFO且存储两或多条指令，在完成指令高速缓存再充填及开始高速缓存读周期之前，或甚至在基本完成指令高速缓存再充填之前，向单元112供给顺序指令可从缓冲器126开始。为此目的，控制器118必须跟踪已从主存106映射到高速缓存114的地址块的范围。
图2为高速缓存控制器120中的有限状态机200的一部分的图。状态机200说明如下。
在诸如MIPS 3000等流水线处理器中的停机周期为CPU在其中等待某一事件而不做有用工作的周期。关于MIPS 3000中的流水线的背景信息，见诸如“MIPS RISC体系结构”，Gerry Kane与JoeHeinrich，Prentice Hall，1992，特别是第一章。本发明在高速缓存不命中时减少停机周期数。MIPS 3000中在高速缓存不命中时的事件序列如下。首先，在高速缓存中再充填指定的块。然后在完成再充填时，从高速缓存中读取缺失的数据并将其供给执行单元。在再充填阶段与高速缓存读阶段两者期间执行单元是停机的。然而，在本发明中，在高速缓存读阶段中执行单元112不停机。在再充填中读取的数据临时存储在缓冲器122中并从缓冲器122而不是从高速缓存116供给执行单元。以这一方式每单一高速缓存不命中至少节省一个时钟周期。这是用包含下述转移的状态机200示出的。从“读”到“再充填”的转移202对应于高速缓存不命中。从“读”到“非高速缓存”的转移204对应于对主存(或二级高速缓存)106的不能高速缓存的访问。“再充填”与“等待”之间的转移206对应于再充填完成与执行单元尚未就绪。“非高速缓存”与“等待”之间的转移208对应于从主存106取不能缓存的字，且执行单元112尚未就绪接收它。“再充填”与“读”之间的转移210对应于完成再充填且执行单元112就绪。“非高速缓存”与“读”之间的转移212对应于从主存取不能高速缓存的字且执行单元就绪。“等待”与“读”之间的转移214对应于执行单元112就绪接收数据。在“再充填”与“非高速缓存”状态期间，CPU102将请求的数据放置在缓冲器122中，并在转移210、212与214期间将数据传递给执行单元112。

Claims (6)

1.一种包含CPU的电子电路，具有：
-用于接收信息项的输入端(110)；
-用于处理信息项的执行单元(112)；
-在输入端与执行单元之间的高速缓存(114或116)；
-在输入端与执行单元之间及用于存储该信息项的缓冲器(126或122)；以及
-连接在缓冲器上用于控制将信息项存储在所述缓冲器中并在完成高速缓存再充填之前将该信息项提供给执行单元的缓冲器控制器。
2.权利要求1的电路，其中该缓冲器控制器包括高速缓存控制器(118或120)。
3.权利要求1的电路，其中该高速缓存包括数据高速缓存(116)。
4.权利要求1的电路，其中该高速缓存包括指令高速缓存(114)。
5.一种包含CPU的电子电路，具有：
-用于接收数据的数据输入端；
-用于接收指令的指令输入端；
-用于在指令的控制下处理数据的执行单元(112)；
-在数据输入端与执行单元之间的数据高速缓存(116)；
-在数据输入端与执行单元之间用于存储数据的数据缓冲器(122)；
-连接在数据缓冲器上用于控制将数据存储在所述数据缓冲器中及在完成数据高速缓存再充填之前将数据提供给执行单元的数据缓冲器控制器(120)；
-指令输入端与执行单元之间的指令高速缓存(114)；
-指令输入端与执行单元之间用于存储指令的指令缓冲器(126)；以及
-连接在指令缓冲器上用于控制将指令存储在所述指令缓冲器中并在完成指令高速缓存再充填之前将指令提供给执行单元的指令缓冲器控制器(118)。
6.一种利用电子电路的信息处理方法，所述电子电路具有用于处理信息项的执行单元及高速缓存(114或116)，所述方法包括将信息项存储在缓冲器中及在完成高速缓存再充填之前将所述信息项提供给执行单元。
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