JPH0740244B2 - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
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- JPH0740244B2 JPH0740244B2 JP62196805A JP19680587A JPH0740244B2 JP H0740244 B2 JPH0740244 B2 JP H0740244B2 JP 62196805 A JP62196805 A JP 62196805A JP 19680587 A JP19680587 A JP 19680587A JP H0740244 B2 JPH0740244 B2 JP H0740244B2
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- 238000010586 diagram Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
-
- G—PHYSICS
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、キャッシュ・メモリを内蔵したマイクロプ
ロセッサに係り、特に高速なキャッシュ・アクセスを実
現するマイクロプロセッサに関するものである。
ロセッサに係り、特に高速なキャッシュ・アクセスを実
現するマイクロプロセッサに関するものである。
最近のLSI製造技術の急速な発展に伴う高集積化によ
り、マイクロプロセッサに従来大型計算機で用いられて
いたパイプライン処理などの命令高速実行手段を取り込
んで高速化を図ることが行われている。
り、マイクロプロセッサに従来大型計算機で用いられて
いたパイプライン処理などの命令高速実行手段を取り込
んで高速化を図ることが行われている。
一方、マイクロプロセッサが必要とするデータを蓄えて
おく外部メモリ動作速度は、マイクロプロセッサの処理
速度に追い付けず、今や命令の取込みがマイクロプロセ
ッサの処理速度のボトルネックとなっている。
おく外部メモリ動作速度は、マイクロプロセッサの処理
速度に追い付けず、今や命令の取込みがマイクロプロセ
ッサの処理速度のボトルネックとなっている。
そこで、キャッシュ・メモリと呼ばれる高速の記憶装置
をマイクロプロセッサと従来の外部メモリとの間に介在
させ、よく利用されるデータをキャッシュ・メモリに取
り込んでおき、マイクロプロセッサのデータ・アクセス
を高速化するという手法が用いられているほか、LSIの
高集積化によってキャッシュ・メモリそのものをマイク
ロプロセッサ内部に取り込むことで、より高速な命令取
込みを可能としている。
をマイクロプロセッサと従来の外部メモリとの間に介在
させ、よく利用されるデータをキャッシュ・メモリに取
り込んでおき、マイクロプロセッサのデータ・アクセス
を高速化するという手法が用いられているほか、LSIの
高集積化によってキャッシュ・メモリそのものをマイク
ロプロセッサ内部に取り込むことで、より高速な命令取
込みを可能としている。
第３図はキャッシュ・メモリを内蔵する従来のマイクロ
プロセッサを示すブロック図である。
プロセッサを示すブロック図である。
この図において、11はマイクロプロセッサで、マイクロ
プロセッサ11が必要とするデータを蓄えておく外部メモ
リ12に接続されている。13はプログラム・カウンタ、14
はアドレス・バス、15はアドレス・ラッチ、Ｍはキャッ
シュ・メモリである。16はアドレス記憶部（以下CAM部
という）で、複数のアドレスが格納されている。17はマ
ッチ線で、アドレス・ラッチ15から出力されるアドレス
と一致するアドレスがCAM部16に登録されていれば、す
なわちヒットすれば、そのアドレスに対応するマッチ信
号を出力する出力線である。18はマッチ信号ラッチで、
マッチ線17を介してCAM部16から出力されるマッチ信号
をラッチする。19はデータ記憶部（以下RAM部という）
で、マッチ信号に対応するデータが格納されており、ワ
ード線20にマッチ信号ラッチ18から出力されるマッチ信
号によりアクセスされ、キャッシュ・メモリＭの出力結
果となるデータをデータ・ラッチ21に出力する。22はデ
ータ・バスである。
プロセッサ11が必要とするデータを蓄えておく外部メモ
リ12に接続されている。13はプログラム・カウンタ、14
はアドレス・バス、15はアドレス・ラッチ、Ｍはキャッ
シュ・メモリである。16はアドレス記憶部（以下CAM部
という）で、複数のアドレスが格納されている。17はマ
ッチ線で、アドレス・ラッチ15から出力されるアドレス
と一致するアドレスがCAM部16に登録されていれば、す
なわちヒットすれば、そのアドレスに対応するマッチ信
号を出力する出力線である。18はマッチ信号ラッチで、
マッチ線17を介してCAM部16から出力されるマッチ信号
をラッチする。19はデータ記憶部（以下RAM部という）
で、マッチ信号に対応するデータが格納されており、ワ
ード線20にマッチ信号ラッチ18から出力されるマッチ信
号によりアクセスされ、キャッシュ・メモリＭの出力結
果となるデータをデータ・ラッチ21に出力する。22はデ
ータ・バスである。
また、第４図はキャッシュ・メモリＭの参照動作を規定
するクロック信号のタイミングチャートである。
するクロック信号のタイミングチャートである。
次に第４図を参照しながらマイクロプロセッサ11のキャ
ッシュ・メモリＭの参照動作を説明する。
ッシュ・メモリＭの参照動作を説明する。
この図において、フェーズＡとフェーズＢとは非重複な
２相のクロック信号である。
２相のクロック信号である。
まず、フェーズＡでアドレス・バス14上のアドレスがア
ドレス・ラッチ15にラッチされ、それと同時にそのアド
レスでCAM部16が参照されて、一致するアドレスが登録
されているかが調べられる。この時、一致するアドレス
が登録されていれば対応するマッチ線17にマッチ信号が
出力される。また、同じフェーズＡに同じアドレスで外
部メモリ12の参照も行われる。
ドレス・ラッチ15にラッチされ、それと同時にそのアド
レスでCAM部16が参照されて、一致するアドレスが登録
されているかが調べられる。この時、一致するアドレス
が登録されていれば対応するマッチ線17にマッチ信号が
出力される。また、同じフェーズＡに同じアドレスで外
部メモリ12の参照も行われる。
次にフェーズＢでマッチ信号がマッチ信号ラッチ18にラ
ッチされ、それと同時にそのマッチ線17をワード線20と
してRAM部19がアクセスされる。
ッチされ、それと同時にそのマッチ線17をワード線20と
してRAM部19がアクセスされる。
そして次のフェーズＡでキャッシュ・メモリＭの出力結
果がデータ・ラッチ21にラッチされ、出力結果が有効か
どうかが判断される。
果がデータ・ラッチ21にラッチされ、出力結果が有効か
どうかが判断される。
データが有効な場合、現在行っている外部メモリ12のア
クセスはキャンセルされ、プログラム・カウンタ13がイ
ンクリメントされて次の参照動作に移る。
クセスはキャンセルされ、プログラム・カウンタ13がイ
ンクリメントされて次の参照動作に移る。
一方、データが無効な場合，およびCAM部16で一致する
アドレスがなかった場合は、現在行われている外部メモ
リ12のアクセスの結果が必要になるので、外部メモリ12
のアクセスが終了するのを待って次の参照動作に移る。
アドレスがなかった場合は、現在行われている外部メモ
リ12のアクセスの結果が必要になるので、外部メモリ12
のアクセスが終了するのを待って次の参照動作に移る。
上記のような従来のマイクロプロセッサでは、キャッシ
ュ・メモリＭと外部メモリ12がアドレス・バス14を共用
しているため、命令フェッチの際、キャッシュ・アクセ
スの結果が出力された後でないとアドレス・バス14の内
容を更新することができなかった。すなわち、キャッシ
ュ・メモリＭがヒットした場合、そのデータが有効であ
ると判断されてからプログラム・カウンタ13がインクリ
メントされ、これ以後のフェーズＡから次のアクセスが
行われるので効率が悪かった。
ュ・メモリＭと外部メモリ12がアドレス・バス14を共用
しているため、命令フェッチの際、キャッシュ・アクセ
スの結果が出力された後でないとアドレス・バス14の内
容を更新することができなかった。すなわち、キャッシ
ュ・メモリＭがヒットした場合、そのデータが有効であ
ると判断されてからプログラム・カウンタ13がインクリ
メントされ、これ以後のフェーズＡから次のアクセスが
行われるので効率が悪かった。
この発明は、かかる問題点を解決するためになされたも
ので、アドレスの更新に要する時間を省略して高速処理
を行えるマイクロプロセッサを得ることを目的とする。
ので、アドレスの更新に要する時間を省略して高速処理
を行えるマイクロプロセッサを得ることを目的とする。
この発明に係るマイクロプロセッサは、命令を記憶する
外部メモリにアドレスを出力する第１のアドレス・バス
と、この第１のアドレス・バスにアドレスを出力する第
１のレジスタと、アドレスの一部を記憶するアドレス記
憶部と前記アドレス記憶部に記憶されたアドレスに対応
するデータを記憶するデータ記憶部よりなるキャッシュ
・メモリと、このキャッシュ・メモリにアドレスを出力
する第２のアドレス・バスと、この第２のアドレス・バ
スにアドレスを出力する第２のレジスタと、外部メモリ
とデータの受渡しをするデータ・バスと、このデータ・
バスとキャッシュ・メモリ間のデータの受渡しを行う第
３のレジスタと、キャッシュ・メモリのデータ記憶部よ
りデータを読み出している間に、第２のレジスタの内容
を次に読み出すべきアドレスに更新し、キャッシュ・メ
モリから第３のレジスタへデータを出力すると同時に、
更新された第２のレジスタの内容でキャッシュ・メモリ
のアドレス記憶部を参照することを指示する制御手段と
を備えたものである。
外部メモリにアドレスを出力する第１のアドレス・バス
と、この第１のアドレス・バスにアドレスを出力する第
１のレジスタと、アドレスの一部を記憶するアドレス記
憶部と前記アドレス記憶部に記憶されたアドレスに対応
するデータを記憶するデータ記憶部よりなるキャッシュ
・メモリと、このキャッシュ・メモリにアドレスを出力
する第２のアドレス・バスと、この第２のアドレス・バ
スにアドレスを出力する第２のレジスタと、外部メモリ
とデータの受渡しをするデータ・バスと、このデータ・
バスとキャッシュ・メモリ間のデータの受渡しを行う第
３のレジスタと、キャッシュ・メモリのデータ記憶部よ
りデータを読み出している間に、第２のレジスタの内容
を次に読み出すべきアドレスに更新し、キャッシュ・メ
モリから第３のレジスタへデータを出力すると同時に、
更新された第２のレジスタの内容でキャッシュ・メモリ
のアドレス記憶部を参照することを指示する制御手段と
を備えたものである。
この発明においては、キャッシュ・メモリの読出しを行
っている間に、第２のレジスタの内容が次に読み出すべ
きアドレスに更新され、キャッシュ・メモリから第３の
レジスタへデータが出力されると同時に、新たな読出し
が開始される。
っている間に、第２のレジスタの内容が次に読み出すべ
きアドレスに更新され、キャッシュ・メモリから第３の
レジスタへデータが出力されると同時に、新たな読出し
が開始される。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明のマイクロプロセッサの一実施例を示
すブロック図である。
すブロック図である。
この図において、第３図と同一のものには同じ符号を付
しており、１はマイクロプロセッサで、１チップ上にキ
ャッシュ・メモリM,その他の機構を内蔵している。２は
外部メモリ参照用プログラム・カウンタで、この発明の
第１のレジスタとなり、アドレス・バス14を介して外部
メモリ12にアドレスを出力する。３はキャッシュ用アド
レス・バスで、キャッシュ・メモリＭのアドレスの受渡
しを行う。４はキャッシュ参照用プログラム・カウンタ
で、この発明の第２のレジスタとなり、キャッシュ用ア
ドレス・バス３を介してキャッシュ・メモリＭにアドレ
スを出力する。５はプログラム・カウンタ制御機構で、
この発明の制御手段となり、キャッシュ参照用プログラ
ム・カウンタ４から出力されるアドレスおよび外部メモ
リ参照用プログラム・カウンタ２から出力されるアドレ
スを指示する。
しており、１はマイクロプロセッサで、１チップ上にキ
ャッシュ・メモリM,その他の機構を内蔵している。２は
外部メモリ参照用プログラム・カウンタで、この発明の
第１のレジスタとなり、アドレス・バス14を介して外部
メモリ12にアドレスを出力する。３はキャッシュ用アド
レス・バスで、キャッシュ・メモリＭのアドレスの受渡
しを行う。４はキャッシュ参照用プログラム・カウンタ
で、この発明の第２のレジスタとなり、キャッシュ用ア
ドレス・バス３を介してキャッシュ・メモリＭにアドレ
スを出力する。５はプログラム・カウンタ制御機構で、
この発明の制御手段となり、キャッシュ参照用プログラ
ム・カウンタ４から出力されるアドレスおよび外部メモ
リ参照用プログラム・カウンタ２から出力されるアドレ
スを指示する。
次に、この発明のマイクロプロセッサ１におけるキャッ
シュ・メモリＭの参照動作について第２図のフローチャ
ートを参照して説明する。なお、第２図において、
（１）〜（12）は各ステップを示す。
シュ・メモリＭの参照動作について第２図のフローチャ
ートを参照して説明する。なお、第２図において、
（１）〜（12）は各ステップを示す。
キャッシュ・メモリＭは従来のものと同様に第４図に示
したようなフェーズA,フェーズＢの非重複２相クロック
で動作している。
したようなフェーズA,フェーズＢの非重複２相クロック
で動作している。
まず、フェースＡでキャッシュ用アドレス・バス３上の
アドレスがアドレス・ラッチ15にラッチされ、それと同
時にそのアドレスでCAM部16が参照されて、一致するア
ドレスが登録されているが調べられる（ステップ
（１））。この時、CAM部16に一致するアドレスが登録
されていれば対応するマッチ線17にマッチ信号が出力さ
れる。また、同じフェーズＡに、アドレス・バス14を利
用して外部メモリ12の参照も行われる（ステップ
（２））。
アドレスがアドレス・ラッチ15にラッチされ、それと同
時にそのアドレスでCAM部16が参照されて、一致するア
ドレスが登録されているが調べられる（ステップ
（１））。この時、CAM部16に一致するアドレスが登録
されていれば対応するマッチ線17にマッチ信号が出力さ
れる。また、同じフェーズＡに、アドレス・バス14を利
用して外部メモリ12の参照も行われる（ステップ
（２））。
次に、フェーズＢでマッチ信号がマッチ信号ラッチ18に
ラッチされると同時に、そのマッチ線17をワード線20と
してRAM部19がアクセスされる（ステップ（３））。
ラッチされると同時に、そのマッチ線17をワード線20と
してRAM部19がアクセスされる（ステップ（３））。
上記フェーズＡの時、外部メモリ参照用プログラム・カ
ウンタ２とキャッシュ参照用プログラム・カウンタ４と
は同じ値である。しかし、フェーズA,フェーズＢで上記
のような読出しを行っている間に、キャッシュ・メモリ
Ｍがヒットするしないにかからず、キャッシュ参照用プ
ログラム・カウンタ４はプログラム・カウンタ制御機構
５によってインクリメントされ、次のフェーズＡまでに
その値がキャッシュ用アドレス・バス３に出力される
（ステップ（４））。
ウンタ２とキャッシュ参照用プログラム・カウンタ４と
は同じ値である。しかし、フェーズA,フェーズＢで上記
のような読出しを行っている間に、キャッシュ・メモリ
Ｍがヒットするしないにかからず、キャッシュ参照用プ
ログラム・カウンタ４はプログラム・カウンタ制御機構
５によってインクリメントされ、次のフェーズＡまでに
その値がキャッシュ用アドレス・バス３に出力される
（ステップ（４））。
そして、次のフェーズＡでキャッシュ・メモリＭの読出
し結果となるRAM部19の読出し結果がデータ・ラッチ21
にラッチされ、これと同時に、新たなキャッシュ・アク
セスが開始される（ステップ（５））。この場合、前回
の読出しの結果、CAM部16がヒットしていてデータが有
効であるかが判断され（ステップ（６））、有効であれ
ばステップ（３），（７）へ跳んでそのまま次のフェー
ズＢで再度読出しの動作が行われるとともに、外部メモ
リ・アクセスのキャンセル（ステップ（７）），外部メ
モリ参照用アドレスの更新（ステップ（８）），新たな
外部メモリ・アクセス（ステップ（２））が行われる。
し結果となるRAM部19の読出し結果がデータ・ラッチ21
にラッチされ、これと同時に、新たなキャッシュ・アク
セスが開始される（ステップ（５））。この場合、前回
の読出しの結果、CAM部16がヒットしていてデータが有
効であるかが判断され（ステップ（６））、有効であれ
ばステップ（３），（７）へ跳んでそのまま次のフェー
ズＢで再度読出しの動作が行われるとともに、外部メモ
リ・アクセスのキャンセル（ステップ（７）），外部メ
モリ参照用アドレスの更新（ステップ（８）），新たな
外部メモリ・アクセス（ステップ（２））が行われる。
一方ヒットしていないか，ヒットしていても無効であれ
ば、ステップ（10）へ跳んで新たに行っているキャッシ
ュ・アクセスのサイクルがキャンセルされ、外部メモリ
・アクセスが終了するのを待って（ステップ（11））、
外部メモリ12よりデータが取り込まれる（ステップ（1
2））。
ば、ステップ（10）へ跳んで新たに行っているキャッシ
ュ・アクセスのサイクルがキャンセルされ、外部メモリ
・アクセスが終了するのを待って（ステップ（11））、
外部メモリ12よりデータが取り込まれる（ステップ（1
2））。
すなわち、この発明では２度目のフェーズＡで読出し結
果の有効，無効が判断される前にキャッシュ参照用プロ
グラム・カウンタ４をインクリメントしておくため、キ
ャッシュがヒットしており、データが有効な場合、２度
目のフェーズＡで直ちに次の読出しを開始でき、キャッ
シュ参照時の処理速度が速くなる。
果の有効，無効が判断される前にキャッシュ参照用プロ
グラム・カウンタ４をインクリメントしておくため、キ
ャッシュがヒットしており、データが有効な場合、２度
目のフェーズＡで直ちに次の読出しを開始でき、キャッ
シュ参照時の処理速度が速くなる。
また、この発明によるキャッシュ・メモリＭの参照動作
は、基本的にはキャッシュ・メモリＭと外部メモリ12と
を同時に参照するようになっている。しかし、場合によ
ってはアドレス・バス14が既に占有されており、キャッ
シュ・メモリＭと同時に外部メモリ12がアクセスできな
い場合がある。このような場合、外部メモリ・アクセス
は行われず、キャッシュ参照の結果を待ち、キャッシュ
がヒットしたなら外部メモリ12の参照を行う必要はな
く、ヒットしなかったら新たに同じアドレスで外部メモ
リ12の参照を行う。
は、基本的にはキャッシュ・メモリＭと外部メモリ12と
を同時に参照するようになっている。しかし、場合によ
ってはアドレス・バス14が既に占有されており、キャッ
シュ・メモリＭと同時に外部メモリ12がアクセスできな
い場合がある。このような場合、外部メモリ・アクセス
は行われず、キャッシュ参照の結果を待ち、キャッシュ
がヒットしたなら外部メモリ12の参照を行う必要はな
く、ヒットしなかったら新たに同じアドレスで外部メモ
リ12の参照を行う。
なお、第２図のフローチャートでは、キャッシュ参照用
プログラム・カウンタ４のインクリメント（アドレス更
新）をフェーズＢの後半で行っているが、この発明はこ
れに限定されるものでなく、フェーズＡの前半で行って
もよいことはいうまでもない。
プログラム・カウンタ４のインクリメント（アドレス更
新）をフェーズＢの後半で行っているが、この発明はこ
れに限定されるものでなく、フェーズＡの前半で行って
もよいことはいうまでもない。
この発明は以上説明したとおり、命令を記憶する外部メ
モリにアドレスを出力する第１のアドレス・バスと、こ
の第１のアドレス・バスにアドレスを出力する第１のレ
ジスタと、アドレスの一部を記憶するアドレス記憶部と
前記アドレス記憶部に記憶されたアドレスに対応するデ
ータを記憶するデータ記憶部よりなるキャッシュ・メモ
リと、このキャッシュ・メモリにアドレスを出力する第
２のアドレス・バスと、この第２のアドレス・バスにア
ドレスを出力する第２のレジスタと、外部メモリとデー
タの受渡しをするデータ・バスと、このデータ・バスと
キャッシュ・メモリ間のデータの受渡しを行う第３のレ
ジスタと、キャッシュ・メモリのデータ記憶部よりデー
タを読み出している間に、第２のレジスタの内容を次に
読み出すべきアドレスに更新し、キャッシュ・メモリか
ら第３のレジスタへデータを出力すると同時に、更新さ
れた第２のレジスタの内容でキャッシュ・メモリのアド
レス記憶部を参照することを指示する制御手段とを備え
たので、キャッシュ・メモリからのデータ読出しと同時
に次のキャッシュの参照を開始でき、アドレスを更新す
る時間が省け、高速なキャッシュ・アクセスを実現でき
るという効果がある。
モリにアドレスを出力する第１のアドレス・バスと、こ
の第１のアドレス・バスにアドレスを出力する第１のレ
ジスタと、アドレスの一部を記憶するアドレス記憶部と
前記アドレス記憶部に記憶されたアドレスに対応するデ
ータを記憶するデータ記憶部よりなるキャッシュ・メモ
リと、このキャッシュ・メモリにアドレスを出力する第
２のアドレス・バスと、この第２のアドレス・バスにア
ドレスを出力する第２のレジスタと、外部メモリとデー
タの受渡しをするデータ・バスと、このデータ・バスと
キャッシュ・メモリ間のデータの受渡しを行う第３のレ
ジスタと、キャッシュ・メモリのデータ記憶部よりデー
タを読み出している間に、第２のレジスタの内容を次に
読み出すべきアドレスに更新し、キャッシュ・メモリか
ら第３のレジスタへデータを出力すると同時に、更新さ
れた第２のレジスタの内容でキャッシュ・メモリのアド
レス記憶部を参照することを指示する制御手段とを備え
たので、キャッシュ・メモリからのデータ読出しと同時
に次のキャッシュの参照を開始でき、アドレスを更新す
る時間が省け、高速なキャッシュ・アクセスを実現でき
るという効果がある。
第１図はこの発明のマイクロプロセッサの一実施例を示
すブロック図、第２図はこの発明によるマイクロプロセ
ッサのメモリ参照動作を説明するフローチャート、第３
図は従来のマイクロプロセッサを示すブロック図、第４
図はキャッシュ・メモリの参照動作を規定するクロック
信号のタイミングチャートである。 図において、１はマイクロプロセッサ、２は外部メモリ
参照用プログラム・カウンタ、３はキャッシュ用アドレ
ス・バス、４はキャッシュ参照用プログラム・カウン
タ、５はプログラム・カウンタ制御機構、12は外部メモ
リ、14はアドレス・バス、15はアドレス・ラッチ、16は
CAM部、17はマッチ線、18はマッチ信号ラッチ、19はRAM
部、20はワード線、21はデータ・ラッチ、22はデータ・
バスである。 なお、各図中の同一符号は同一または相当部分を示す。
すブロック図、第２図はこの発明によるマイクロプロセ
ッサのメモリ参照動作を説明するフローチャート、第３
図は従来のマイクロプロセッサを示すブロック図、第４
図はキャッシュ・メモリの参照動作を規定するクロック
信号のタイミングチャートである。 図において、１はマイクロプロセッサ、２は外部メモリ
参照用プログラム・カウンタ、３はキャッシュ用アドレ
ス・バス、４はキャッシュ参照用プログラム・カウン
タ、５はプログラム・カウンタ制御機構、12は外部メモ
リ、14はアドレス・バス、15はアドレス・ラッチ、16は
CAM部、17はマッチ線、18はマッチ信号ラッチ、19はRAM
部、20はワード線、21はデータ・ラッチ、22はデータ・
バスである。 なお、各図中の同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】命令を記憶する外部メモリにアドレスを出
力する第１のアドレス・バスと、前記第１のアドレス・
バスにアドレスを出力する第１のレジスタと、アドレス
の一部を記憶するアドレス記憶部と前記アドレス記憶部
に記憶されたアドレスに対応するデータを記憶するデー
タ記憶部よりなるキャッシュ・メモリと、前記キャッシ
ュ・メモリにアドレスを出力する第２のアドレス・バス
と、前記第２のアドレス・バスにアドレスを出力する第
２のレジスタと、前記外部メモリとデータの受渡しを行
う第３のレジスタと、前記キャッシュ・メモリのデータ
記憶部よりデータを読み出している間に、前記第２のレ
ジスタの内容を次に読み出すべきアドレスに更新し、前
記キャッシュ・メモリから前記第３のレジスタへデータ
を出力すると同時に、更新された前記第２のレジスタの
内容で前記キャッシュ・メモリのアドレス記憶部を参照
することを指示する制御手段とを備えたことを特徴とす
るマイクロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196805A JPH0740244B2 (ja) | 1987-08-05 | 1987-08-05 | マイクロプロセツサ |
| US07/227,290 US5012410A (en) | 1987-08-05 | 1988-08-02 | Data processor with instruction cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62196805A JPH0740244B2 (ja) | 1987-08-05 | 1987-08-05 | マイクロプロセツサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6441045A JPS6441045A (en) | 1989-02-13 |
| JPH0740244B2 true JPH0740244B2 (ja) | 1995-05-01 |
Family
ID=16363941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62196805A Expired - Fee Related JPH0740244B2 (ja) | 1987-08-05 | 1987-08-05 | マイクロプロセツサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5012410A (ja) |
| JP (1) | JPH0740244B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0913777B1 (en) * | 1991-03-01 | 2005-05-11 | Advanced Micro Devices, Inc. | Output buffer for microprocessor |
| US5232962A (en) * | 1991-10-09 | 1993-08-03 | Quantum Materials, Inc. | Adhesive bonding composition with bond line limiting spacer system |
| US5724549A (en) * | 1992-04-06 | 1998-03-03 | Cyrix Corporation | Cache coherency without bus master arbitration signals |
| US5557743A (en) * | 1994-04-05 | 1996-09-17 | Motorola, Inc. | Protection circuit for a microprocessor |
| US5737760A (en) * | 1995-10-06 | 1998-04-07 | Motorola Inc. | Microcontroller with security logic circuit which prevents reading of internal memory by external program |
| JP4312272B2 (ja) * | 1995-10-06 | 2009-08-12 | モトローラ・インコーポレイテッド | 内部メモリへのアクセスを制限するマイクロコントローラ |
| US8683129B2 (en) * | 2010-10-21 | 2014-03-25 | Oracle International Corporation | Using speculative cache requests to reduce cache miss delays |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4366540A (en) * | 1978-10-23 | 1982-12-28 | International Business Machines Corporation | Cycle control for a microprocessor with multi-speed control stores |
| US4317168A (en) * | 1979-11-23 | 1982-02-23 | International Business Machines Corporation | Cache organization enabling concurrent line castout and line fetch transfers with main storage |
| JPS57105879A (en) * | 1980-12-23 | 1982-07-01 | Hitachi Ltd | Control system for storage device |
-
1987
- 1987-08-05 JP JP62196805A patent/JPH0740244B2/ja not_active Expired - Fee Related
-
1988
- 1988-08-02 US US07/227,290 patent/US5012410A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6441045A (en) | 1989-02-13 |
| US5012410A (en) | 1991-04-30 |
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