JP2902976B2 - キャッシュフラッシュ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機装置に係わ
り、特にスヌープ機能を有するキャッシュ装置を含む計
算機システムに関する。

【０００２】

【従来の技術】一般に、計算機システムにおいては、プ
ロセッサのメモリアクセスを高速化するために、プロセ
ッサが必要とするデータを一時的に格納するキャッシュ
装置が広く用いられている。キャッシュ装置は、キャッ
シュブロックと呼ばれる所定の大きさのデータ単位で、
データをキャッシュ（メモリ）に格納する。またキャッ
シュ装置は、キャッシュタグと呼ばれる管理情報を保持
し、キャッシュに格納したキャッシュブロックのデータ
が、メインメモリのどのアドレスのデータであるか、プ
ロセッサによって変更されているかなどを管理してい
る。

【０００３】一方、プロセッサを複数設けた計算機シス
テム（マルチプロセッサシステム）では、複数のキャッ
シュ間でデータの一貫性を保証するために、スヌープ機
能をもったキャッシュ装置がよく用いられる。スヌープ
機能は、バスに発行されたバスコマンドが自キャッシュ
に格納されたデータに影響を与えないかを監視し、必要
であればキャッシュに格納されたデータを更新（あるい
は無効化等）するものである。

【０００４】このような計算機システムでは、キャッシ
ュがコピーバック型、すなわちプロセッサによるデータ
更新を直ちにメインメモリに書き戻すのではなく、キャ
ッシュに保持するタイプの場合、プロセッサによってキ
ャッシュ上で変更され、メインメモリの内容と異なって
いるデータを、積極的にメインメモリへ書き戻す操作が
必要になることがある。例えば、スヌープ機能を持たな
い入出力装置に対して、キャッシュが持つデータを転送
する場合である。このキャッシュの内容のうち変更され
ているデータをメインメモリへ書き戻す操作を、キャッ
シュフラッシュ操作と呼ぶ。またキャッシュのデータが
変更されている状態をダーティ状態、ダーティ状態のキ
ャッシュブロックをダーティブロックと呼ぶ。

【０００５】キャッシュフラッシュ操作は、通常キャッ
シュフラッシュ命令を含むソフトウェアに基づいて実行
される。このソフトウェアを実行することにより、プロ
セッサは、キャッシュタグに格納されたタグを参照し
て、キャッシュブロック毎にダーティであるかどうかを
判断し、ダーティであれば対応するキャッシュブロック
のデータをメインメモリに書き戻すキャッシュフラッシ
ュ動作を行なう。

【０００６】すなわち、プロセッサは、与えられたプロ
グラムに従って、一つ一つ全てのキャッシュブロックを
判断し、必要であれば逐次、キャッシュフラッシュ操作
を実行しなければならず、一通り全てのキャッシュブロ
ックについて処理を行なうためには多くの処理時間を要
している。

【０００７】この状況を図１２に示すプログラムを参照
して具体的に説明する。図１２に示すプログラムは、米
国ＭＩＰＳ社Ｒ４０００プロセッサを使ってキャッシュ
フラッシュ操作を行なうためのプログラムの一例であ
る。

【０００８】図１２に示すプログラムでは、ループ（ｌ
ｏｏｐ）を処理する時間を数えると、命令数が４つで４
プロセッササイクルを要し、さらに分岐命令の実行には
２プロセッササイクルを要するため、ループ処理１回に
必要となる時間は合わせて６プロセッササイクルであ
る。これをバスサイクルに換算すると、３バスサイクル
となる。従って、全てのキャッシュブロックをフラッシ
ュする時間は、データを主記憶に書き戻す時間を含めな
くても、 キャッシュフラッシュ時間＝キャッシュブロック数×３（bus cycle) …（１） となる。

【０００９】一方、キャッシュブロックに対する検査を
短時間に行なうようにマイクロプロセッサの改造を試み
ることが考えられるが、マイクロプロセッサ内部のハー
ドウェアは簡単には変更できない。従って、例えば先に
あげた図１２の例では、アルゴリズムから言えば、ｃａ
ｃｈｅ命令、キャッシュサイズのデクリメント命令、ブ
ロックアドレスのインクリメント命令は、同時に行なう
ことができるが、そのようなプログラムを作成すること
はできない。

【００１０】

【発明が解決しようとする課題】このように従来の計算
機システムにおいては、キャッシュフラッシュ操作のた
めの、キャッシュブロックがダーティであるかどうかの
検査を逐次的に行っていたために、処理に多くの時間を
要していた。キャッシュフラッシュ操作をするプログラ
ム実行中は、他のプログラムが実行できないため、この
処理に多くの時間を要すると、システム全体の性能低下
を招いてしまうという問題があった。

【００１１】本発明は前記のような事情を考慮してなさ
れたもので、キャッシュフラッシュ操作に要する時間を
短縮して、システム性能を向上させることが可能なキャ
ッシュフラッシュ装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、バススヌープ
機能を有するコピーバック型のキャッシュメモリを備え
た少なくとも１個のプロセッサと、メインメモリと、前
記プロセッサと前記メインメモリとを接続するシステム
バスを有する計算機システムにおいて、システムバスで
交わされるキャッシュメモリ上でデータ更新が発生した
ことを示すコマンドを含む各種コマンドを監視する監視
手段と、前記キャッシュメモリに格納されたデータを管
理するための情報を記憶するもので、前記監視手段によ
り監視されたコマンドに基づいて、キャッシュメモリ上
でデータ更新されたことを検出した場合に、コマンドが
対象とする更新されたデータを示すアドレス、及びデー
タが更新状態であることを示す状態情報を記憶するアド
レス記憶手段と、前記キャッシュメモリ上の更新された
データの前記メインメモリへの書き戻しが必要となった
場合に、前記アドレス記憶手段に格納されている情報を
順次読み出す読み出し手段と、前記読み出し手段によっ
て読み出された情報に基づいて、更新されたデータを持
つキャッシュメモリからメインメモリへの、更新データ
の転送を要求するコマンドを前記システムバスに出力す
るコマンド出力手段とを具備することを特徴とする。

【００１３】また、プロセッサから出力された複数のキ
ャッシュ間でデータの一貫性を保持する必要のあるリー
ド動作コマンドにより、メインメモリから前記プロセッ
サのキャッシュメモリへデータ転送が発生したことを検
出する手段と、前記リード動作コマンドに対して、同コ
マンドが対象とするデータが共有状態であることを示す
応答をする手段とを具備したことを特徴とする。

【００１４】また、前記読み出し手段は、前記記憶手段
から同時に複数の情報を読み出し、前記読み出し手段に
よって読み出された複数の情報のそれぞれについて、前
記状態情報をもとに更新状態のデータを示すかを検査す
る検査手段と、前記検査手段によって得られた情報に含
まれるアドレスをもとに、前記システムバスに出力すべ
き命令を順次生成する命令生成手段とを具備したことを
特徴とする。

【００１５】また前記記憶手段は、コマンドが対象とす
る更新されたデータを示すアドレスを記憶する第１の記
憶手段と、データが更新状態であることを示す状態情報
を記憶する第２の記憶手段から構成され、前記読み出し
手段は、前記第２の記憶手段から同時に複数の状態情報
を読み出し、前記読み出し手段によって読み出された複
数の状態情報のそれぞれについて、更新状態のデータを
示すかを検査する検査手段と、前記検査手段による検査
結果に応じて、前記第１の記憶手段から該当するアドレ
スを読み出して、前記システムバスに出力すべき命令を
順次生成する命令生成手段とを具備したことを特徴とす
る。

【００１６】

【作用】このような構成によれば、プロセッサに設けら
れたキャッシュメモリ中の更新データをメインメモリに
書き戻すためのキャッシュフラッシュ操作を実行する際
に、プロセッサに代わって、キャッシュフラッシュ装置
がキャッシュ上の更新データをメインメモリに書き戻さ
せるコマンドを、システムバス上に発行する。従って、
プロセッサではキャッシュフラッシュ操作の実行中に別
のプログラムを並行して実行でき、プロセッサに対する
キャッシュフラッシュ操作のための処理負担が軽減され
る。

【００１７】また、キャッシュメモリに格納されるデー
タ（キャッシュブロック）の管理を、ＭＥＳＩ（変更済
み：Modified／排他：Exclusive ／共有：Shared／無
効：Invalid ）プロトコルで行なうプロセッサが広く用
いられている。この場合、データの状態が排他（Exclus
ive ）である場合、キャッシュ上でデータが変更される
際、通常ではシステムバス上にデータの更新が行なわれ
たことを示すトランザクション（コマンド）が発行され
ない。すなわち、キャッシュフラッシュ装置側でキャッ
シュメモリ中のデータの状態の管理ができなくなってし
まう。これを回避するために、キャッシュ一貫性を保持
するリード動作命令（coherent read ）がシステムバス
に発行された際に、キャッシュフラッシュ装置から該当
するデータが共有（Shared）であることを示す応答をす
ることで、キャッシュメモリを管理するキャッシュタグ
の状態を共有状態にしておく。これにより、キャッシュ
上でデータが更新される際、システムバスにトランザク
ションが発行されるようになる。

【００１８】また、キャッシュフラッシュ装置内におい
て記憶しているキャッシュメモリのデータを管理する情
報（タグ（アドレス、状態情報））を、同時に複数読み
出して検査し、必要なコマンドを順次生成することで、
キャッシュフラッシュ操作に要する時間を短縮すること
ができる。

【００１９】また、キャッシュフラッシュ装置内におい
て、キャッシュメモリのデータを管理する情報を、アド
レスと状態情報とで分けて記憶することで、異なるデバ
イスによる記憶装置をそれぞれに用いることができる。

【００２０】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の第１実施例に係わる計算機システ
ムの要部構成を示すブロック図である。図１に示す計算
機システムは、少なくとも１つのプロセッサ（ＣＰＵ）
１０が設けられている（図１では１つ）。プロセッサ１
０には、主記憶装置（メインメモリ）１２の内容を一時
的に格納するキャッシュ装置（キャッシュメモリ（キャ
ッシュ）１６と、キャッシュ１６に格納されたキャッシ
ュブロック毎のデータの状態を示す情報を格納するため
のキャッシュタグ（タグ）１４）が接続される。

【００２１】プロセッサ１０（キャッシュタグ１４、キ
ャッシュ１６）は、メインメモリ１２とシステムバス
（バス）１８を介して接続されている。またシステムバ
ス１６には、キャッシュフラッシュ装置２０が接続され
ている。

【００２２】プロセッサ１０は、プロセッサ１０に接続
されたキャッシュ１６の状態を変化させる場合、システ
ムバス１８に接続されている他の装置に変化する状態を
通知する手段と、他の装置から状態の変化を通知された
場合の、通知された状態への変化と自らのキャッシュに
格納されたデータの状態に応じた必要な動作を行なう手
段を持つとする。例えば本実施例では、スヌープ方式に
よって、システムバス１８に接続された複数のプロセッ
サのそれぞれに対応する各キャッシュに格納されるデー
タの一貫性が保持されるものとする。

【００２３】以下、本実施例では、プロセッサ１０がコ
ピーバック型スヌープ方式であるものとする。すなわち
プロセッサ１０は、キャッシュ１６に格納したデータ
（キャッシュデータ）の変更を行なう場合、他の装置
（他のプロセッサのキャッシュ）に存在する当該データ
を無効化することを指示する無効化命令を通知する。

【００２４】またプロセッサ１０は、他の装置からキャ
ッシュデータに対する無効化命令を受け取った場合、当
該データを保持している場合はデータを無効化し、さら
に当該データが変更されている場合は、変更後のデータ
を無効化命令を出したプロセッサ、またはメインメモリ
１２へ送付する。

【００２５】キャッシュフラッシュ装置２０は、図１に
示すように、バスインタフェース回路（バスＩ／Ｆ）２
２、外部タグ制御装置２４、外部タグ記憶装置２６、外
部タグ読み出し装置２８、マルチプレクサ（ＭＵＸ）３
０、外部タグ検査装置３２、外部タグ命令生成装置３
４、先入れ先だしバッファ（ＦＩＦＯ）３６、全体制御
装置３８から構成される。

【００２６】バスインタフェース回路２２は、キャッシ
ュフラッシュ装置２０のシステムバス１８とのインタフ
ェースであり、次の三つの機能を有している。第一にバ
スインタフェース回路２２は、システムバス１８上に発
行される計算機システムにおいて通常用いられている、
キャッシュ状態を変更するトランザクション（ｓｎｏｏ
ｐ）を取り込み、外部タグ制御装置２４へ伝達する。ト
ランザクションには、実行すべき処理を示すコマンド
や、処理対象とするキャッシュブロックを示す物理アド
レス等が含まれる。第二にバスインタフェース回路２２
は、キャッシュフラッシュ装置２０に対するコマンド
（ｃｍｄ）を取り込み、全体制御装置３８へ伝達する。
キャッシュフラッシュ装置２０に対するコマンドには、
全体制御装置３８の内部に設けられた内部レジスタ（開
始アドレスレジスタ、アドレス生成回数レジスタ）に対
するリードまたはライトアクセス要求するものを含む。
第三にバスインタフェース回路２２は、外部タグ命令生
成装置３４が発生したキャッシュ無効化命令（ｆｓｈ−
ｃｍｄ）をＦＩＦＯ３６を介して受け取り、該命令をシ
ステムバス１８へ出力する。

【００２７】外部タグ制御装置２４は、バスインタフェ
ース回路２２を介して得られたシステムバス１８上のト
ランザクションからキャッシュタグ１４に格納されたタ
グと同じタグを生成するための、次の三つの機能を有し
ている。第一に外部タグ制御装置２４は、タグアドレス
（ｗ−ａｄｄｒ）をマルチプレクサ３０を介して外部タ
グ記憶装置２６へ供給し、外部タグ記憶装置２６から自
分の持つタグを読み出す。第二に外部タグ制御装置２４
は、バスインタフェース２２から伝達されたトランザク
ションを解釈し、この解釈結果と外部タグ記憶装置２６
からに格納されたタグから、新しいタグを生成する。第
三に外部タグ制御装置２４は、タグアドレス（ｗ−ａｄ
ｄｒ）を外部タグ記憶装置２６へ出力し、外部タグ記憶
装置に新しいタグ（ｗ−ｔａｇ）を書き込む。この新し
いタグは、プロセッサ１０に接続されたキャッシュタグ
１４に格納されたタグと同じ状態にする。キャッシュタ
グ１４と外部タグ記憶装置２６に格納されるタグを同じ
にするために、外部タグ制御装置２４は、システムバス
１８に接続したプロセッサ１０の種類に応じた所定の方
法により、トランザクションの内容と外部タグ記憶装置
２６の内容から新しいタグを生成する。

【００２８】外部タグ記憶装置２６は、外部タグ制御装
置２４が生成したタグ（ｗ−ｔａｇ）を格納する。タグ
の内容は、システムバス１６に接続したプロセッサ１０
によって異なるが、例えばキャッシュブロックを示す物
理アドレス、キャッシュブロックの状態を管理するため
のＭＥＳＩ（変更済み：Modified／排他：Exclusive／
共有：Shared／無効：Invalid ）を示す２〜３ビットの
スヌープ状態、メモリエラーの検出と回復を行なうため
のＥＣＣ（error-correcting code ）などからなる。

【００２９】なお、ＥＣＣを生成する装置、ＥＣＣを検
査する装置、及び、ＥＣＣから正しいデータを回復する
装置については、本発明と直接関係ないため省略する。
またスヌープ状態に関しては、本発明ではダーティ（変
更済み：Modified）であるかどうかのみが重要であり、
これを表す１ビットを格納しても良い。本実施例では、
説明を簡単にするために、以下、ダーティであるかどう
かを示す１ビットのみをスヌープ状態として格納するも
のとする。ただし、完全なスヌープ状態（数ビットで管
理する）を格納し、後述する外部タグ検査装置３２にお
いてダーティであるかを判定させることも可能である。

【００３０】また、ＭＥＳＩプロトコルを用いる場合、
プロセッサ１０は、キャッシュ１６に格納されたキャッ
シュブロックのデータが排他状態（Ｅ）になると、他の
キャッシュに該当するキャッシュブロックが存在しない
ため、キャッシュ１６上でデータを変更しても、データ
変更済み状態（Ｍ）へ移行したことを示す通知をシステ
ムバス１８に発行しない。この場合、キャッシュフラッ
シュ装置２０は、移行したキャッシュブロックについ
て、ダーティではないと判定してしまうことになる。こ
うした状況を避けるために、バスインタフェース回路２
２は、プロセッサ１０からシステムバス１８上にキャッ
シュ一貫性を保持する必要のあるリード動作コマンド
（一貫性リード動作コマンド）が出力された時、そのデ
ータが共有状態であることを示す応答をするようにす
る。この応答によってプロセッサ１０は、キャッシュブ
ロックを共有状態（Ｓ）にする。これにより、プロセッ
サ１０は、該当するキャッシュブロックをデータ変更状
態へ移行させる場合には、データを無効化する命令をシ
ステムバス１８へ出力することになる。キャッシュフラ
ッシュ装置２０は、この無効化する命令を受け取り、そ
のデータに対応するアドレスが、データ変更状態（Ｍ）
へ移行したことを、外部タグ記憶装置２６に記録するこ
とができる。

【００３１】外部タグ記憶装置２６は、主に次の二つの
動作を行なう。第一に外部タグ記憶装置２６は、外部タ
グ制御装置２４からアドレス（ｗ−ａｄｄｒ）とタグ
（ｗ−ｔａｇ）を受け取り、外部タグ記憶装置２６へ書
き込む。第二に外部タグ記憶装置２６は、外部タグ読み
出し装置２８からマルチプレクサ３０を介してアドレス
（ｒ−ａｄｄｒ）を受け取り、外部タグ記憶装置２６か
らタグ（ｒ−ｔａｇ）を読み出して外部タグ検査装置３
２に出力する。

【００３２】外部タグ記憶装置２６の記憶容量は、シス
テムバス１８に接続された全キャッシュの全タグが格納
できる大きさである。ただし、キャッシュフラッシュ装
置２０ではデータを記憶するための記憶領域が必要ない
ため、外部タグ記憶装置２６の記憶容量は、プロセッサ
の持つキャッシュ装置に比べて大幅に少なくて良い。

【００３３】なお、外部タグ記憶装置２６と外部タグ制
御装置２４の詳細は、例えば特願平４−２１３１３３号
に記載されている。特願平４−２１３１３３号に記載さ
れている技術は、外部タグ記憶装置を、システムバス
と、システムバスとは別のバスを接続する構造におい
て、システムバスの負荷を低減する効果を得るために設
けられたものである。本発明では、外部タグ記憶装置２
６を、外部タグ読み出し装置２８、外部タグ検査装置３
２、外部タグ命令生成装置３４と共に、キャッシュフラ
ッシュ操作を行なうために用いる。

【００３４】外部タグ読み出し装置２８は、外部タグ記
憶装置２６からタグを読み出すためのタグアドレス（ｒ
−ａｄｄｒ）を生成し、マルチプレクサ３０を介して外
部タグ記憶装置２６へ出力する。外部タグ読み出し装置
２８は、外部タグ読み出し装置２８へ与えるタグアドレ
ス（ｒ−ａｄｄｒ）の初期値である開始アドレス、アド
レス生成回数、アドレス生成の開始及び停止の指示が、
全体制御装置３８から与えられる。

【００３５】外部タグ読み出し装置２８は、以下のよう
な動作を行なう。まず、外部タグ読み出し装置２８は、
全体制御装置３８からアドレス生成回数と開始アドレス
を読み出す。読み出したアドレス生成回数が“０”なら
ば、外部タグ読み出し装置２８は、全体制御装置３８の
内部に設けられたフラッシュ開始ビットへ“０”を書き
込んで、キャッシュフラッシュ操作を終了する。アドレ
ス生成回数が“０”でなければ、開始アドレス（タグア
ドレス（ｒ−ａｄｄｒ））をマルチプレクサ３０を介し
て外部タグ記憶装置２６へ出力すると共に、開始アドレ
スの値をキャッシュブロックサイズ分だけインクリメン
トして、全体制御装置３８の開始アドレスレジスタへ書
き込む。開始アドレスは、外部タグ記憶装置２６のキャ
ッシュブロック数の剰余系である。すなわち、外部タグ
記憶装置２６の最大アドレスまでインクリメントされる
と、次は最小アドレスへ戻る。また、外部タグ読み出し
装置２８は、アドレス生成回数をデクリメントする。そ
の結果が“０”ならば、動作開始前のアドレス生成回数
をアドレス生成回数レジスタへ書き込み、フラッシュ開
始ビットへ“０”を書き込んで、キャッシュフラッシュ
操作を終了する。デクリメントしたアドレス生成回数が
０でなければ、外部タグ読み出し装置２８は、デクリメ
ントして得たアドレス生成回数を全体制御装置３８のア
ドレス生成回数レジスタへ書き込む。

【００３６】マルチプレクサ（ｍｕｘ）３０は、外部タ
グ記憶装置２６に対する、外部タグ制御装置２４からの
タグ書き込み要求と外部タグ読み出し装置２８からのタ
グ読み出し要求を選択する。ふたつの要求が同時に発生
した場合、マルチプレクサ３０は、外部タグ制御装置２
４からのタグ書き込み要求を優先する。

【００３７】外部タグ検査装置３２は、外部タグ記憶装
置２６から読み出されたタグ（ｒ−ｔａｇ）のうちスヌ
ープ状態（ここではダーティであるか否かを示す１ビッ
ト）を参照して、対応するキャッシュブロックがダーテ
ィであるかを判定する。外部タグ検査装置３２は、外部
タグ記憶装置２６から読み出されたタグ（ｒ−ｔａｇ）
のうち、ダーティと判別されたタグに対応して、物理ア
ドレスタグとキャッシュフラッシュ命令生成要求（ｒ−
ｆｓｈ）を出力する。もしダーティでなければ、外部タ
グ検査装置３２は、キャッシュフラッシュ命令生成要求
（ｒ−ｆｓｈ）を出力しない。

【００３８】外部タグ命令生成装置３４は、外部タグ検
査装置３２から出力されたキャッシュフラッシュ命令生
成要求（ｒ−ｆｓｈ）を受け取ると、同時に受け取った
物理アドレスタグを用いて、該当するキャッシュブロッ
クをフラッシュする（キャッシュからメインメモリに書
き戻させる）ためのキャッシュフラッシュ命令（ｆｌｕ
ｓｈ）を出力する。

【００３９】ＦＩＦＯ３６は、外部タグ命令生成装置３
４から、後述するパイプライン的動作によりほぼ１サイ
クル毎に入力されるキャッシュフラッシュ命令（ｆｌｕ
ｓｈ）と、数サイクル毎にシステムバス１８へ出力され
るキャッシュフラグ命令（ｆｓｈ−ｃｍｄ）との時間差
を緩衝する装置である。なおＦＩＦＯ３６は、蓄積して
いるキャッシュフラッシュ命令が一定容量を越えた場
合、外部タグ読み出し装置２８の動作を一時停止させ
て、キャッシュフラッシュ命令の生成を抑制する。この
後、ＦＩＦＯ３６が蓄積しているキャッシュフラッシュ
命令が一定容量より少なくなった場合、外部タグ読み出
し装置２８の動作を再開させる。

【００４０】全体制御装置３８は、プロセッサ１０から
システムバス１８を通して与えられるコマンド（ｃｍ
ｄ）に従って、キャッシュフラッシュ装置２０を構成す
る前述した各部を制御するもので、開始アドレスレジス
タ、アドレス生成回数レジスタ、及びフラッシュ開始ビ
ットが内部に設けられている（図示せず）。全体制御装
置３８は、以下の機能を有する。第一に全体制御装置３
８は、外部タグ読み出し装置２８、外部タグ検査装置３
２、外部タグ命令生成装置３４、ＦＩＦＯ３６を初期化
する。第二に全体制御装置３８は、外部タグ読み出し装
置２８へ与えるタグアドレス（ｒ−ａｄｄｒ）の初期値
である開始アドレス、及びアドレス生成回数を、内部に
設けられた開始アドレスレジスタ、アドレス生成回数レ
ジスタへそれぞれ設定する。第三に全体制御装置３８
は、内部に設けられたフラッシュ開始ビットがプロセッ
サ１０により“１”に設定された場合に、外部タグ読み
出し装置２８を起動し、キャッシュフラッシュ操作を開
始させる。第四に全体制御装置３８は、外部タグ読み出
し装置２８を停止させ、キャッシュフラッシュ命令の生
成を中止する。この際、フラッシュ開始ビットは、外部
タグ読み出し装置２８が動作を停止する前に、外部タグ
読み出し装置２８によって“０”に設定される。第五に
全体制御装置３８は、開始アドレスとアドレス生成回数
を開始アドレスレジスタ、アドレス生成回数レジスタか
らそれぞれ読み出して、プロセッサ１０へ返す。この他
に全体制御装置３８は、フラッシュ命令を生成した回数
を返す機能や、バスクロックを分周して数クロック毎に
間欠的に外部タグ読み出し装置２８を起動する機能を持
っても良い。

【００４１】次に、本実施例の動作について説明する。
図２は、計算機システムが通常動作している場合のキャ
ッシュフラッシュ装置２０の動作を説明するためのフロ
ーチャートである。

【００４２】計算機システムが通常動作している場合、
バスインタフェース回路２２は、システムバス１８上の
バストランザクションをスヌープし、外部タグ制御装置
２４へ伝達する（ステップＡ１）。

【００４３】外部タグ制御装置２４は、バスインタフェ
ース回路２２から伝達されたバストランザクションの種
類を判別する（ステップＡ２）。その結果、キャッシュ
状態を変更するトランザクションである場合（ステップ
Ａ３）、外部タグ制御装置２４は、新しいタグ（ｗ−ｔ
ａｇ）を生成し、タグアドレス（ｗ−ａｄｄｒ）を指定
して外部タグ記憶装置２４へ書き込む（ステップＡ
４）。すなわち、外部タグ制御装置２４は、対象となる
キャッシュブロックを示す物理アドレスと、キャッシュ
状態とを外部タグ記憶装置２４へ書き込む。キャッシュ
状態の変化は、使用するプロセッサ１０が持つ機能等に
よって異なるが、例えば次のように定義することができ
る。

【００４４】

【表１】

【００４５】次に、キャッシュフラッシュ装置２０を用
いてキャッシュフラッシュ操作を実行する場合は、以下
のように動作する。図３は、プロセッサ１０からキャッ
シュフラッシュ装置２０を使う方法を説明するためのフ
ローチャートである。

【００４６】まず、リセット時には、全体制御装置３８
は、開始アドレスレジスタ及びアドレス生成回数レジス
タに設定するデフォルト値として、開始アドレスをキャ
ッシュブロックの最小アドレスに、アドレス生成回数を
キャッシュブロックサイズに設定する。

【００４７】ここで、デフォルト値以外の条件で動かす
場合、プロセッサ１０は、全体制御装置３８の内部レジ
スタに対して書き込みを行なうトランザクションを発行
する。全体制御装置３８は、バスインタフェース回路２
２を介して得られたトランザクションが内部レジスタへ
の書き込みを行なうものであれば（ステップＡ５）、ト
ランザクションの内容に従って内部レジスタにデータを
書き込む（ステップＡ７）。すなわち、全体制御装置３
８は、フラッシュを開始するキャッシュブロックのアド
レスと、キャッシュフラッシュするブロック数を、内部
に設けられた開始アドレスレジスタ、アドレス生成回数
レジスタへそれぞれ書き込む（ステップＢ１，Ｂ２）。

【００４８】そして、プロセッサ１０は、全体制御装置
３８内のフラッシュ開始ビットへ“１”を書き込むこと
で、キャッシュフラッシュ操作の開始を指示する（ステ
ップＢ３）。全体制御装置３８は、フラッシュ開始ビッ
トに対する“１”への書き込みに応じて、キャッシュフ
ラッシュ操作を開始する（ステップＢ４，Ａ８，Ａ
９）。

【００４９】図４は第１実施例におけるキャッシュフラ
ッシュ時の動作を説明するフローチャートである。キャ
ッシュフラッシュ操作は、以下のサイクルを繰り返す。
まず、全体制御装置３８は、キャッシュブロックのキャ
ッシュフラッシュ操作を実現するための複数の連続する
処理を実行できるか否かによって、パイプライン動作が
可能であるか判別する（ステップＣ１）。すなわち、外
部タグ記憶装置２６からのタグの読み出しの可否、ＦＩ
ＦＯ３６の状態、システムバス１８の使用権の獲得状況
等に基づいて判別する。なお、パイプライン動作の詳細
については図５を参照しながら後述する。

【００５０】パイプライン動作が可能になると、外部タ
グ読み出し装置２８は、全体制御装置３８内のアドレス
生成回数レジスタと開始アドレスレジスタに設定された
値、及びフラッシュ開始ビットを読み出す（ステップＣ
２，Ｃ３，Ｃ４）。

【００５１】外部タグ読み出し装置２８は、フラッシュ
開始ビットがセット（“１”）されているか判別する
（ステップＣ４，Ｃ１６）。フラッシュ開始ビットがセ
ットされていれば、キャッシュフラッシュ操作を継続す
る。

【００５２】また、外部タグ読み出し装置２８は、開始
アドレス（アドレス（ｒ−ａｄｄｒ））を外部タグ記憶
装置２６へ出力し、開始アドレスをインクリメントして
全体制御装置３８の開始アドレスレジスタへ書き込む
（ステップＣ５）。

【００５３】また、外部タグ読み出し装置２８は、アド
レス生成回数をデクリメントしてアドレス生成回数レジ
スタへ書き込む（ステップＣ３，Ｃ１３）。ここで、デ
クリメントして得たアドレス生成回数が「０」以下でな
い場合には、キャッシュフラッシュ操作を継続する（ス
テップＣ１４）。

【００５４】一方、外部タグ記憶装置２６は、前述した
外部タグ読み出し装置２８における処理と並行して、外
部タグ読み出し装置２８から出力されたアドレス（ｒ−
ａｄｄｒ）に対応したタグ（ｒ−ｔａｇ）の読み出し、
外部タグ検査装置３２へ出力する（ステップＣ６，Ｃ
７）。なお、ここでタグ読み出せなかった場合には、パ
イプライン動作を停止させる。

【００５５】外部タグ検査装置３２は、外部タグ記憶装
置２６から読み出されたタグから、タグに対応するキャ
ッシュブロックの状態が、ダーティ状態であるか否かを
調べる（ステップＣ８）。外部タグ検査装置３２は、読
み出したタグがダーティ状態を示す場合に、外部タグ命
令生成装置３４に出力する（ｒ−ｆｓｈ）。

【００５６】外部タグ命令生成装置３４は、タグに含ま
れる物理アドレス部分を用いて、該当するキャッシュブ
ロックをフラッシュする（メインメモリ１２に書き戻
す）ためのコマンド（キャッシュフラッシュ命令：ｆｌ
ｕｓｈ）を生成し、ＦＩＦＯ３６へ出力する（ステップ
Ｃ９）。なお、ここで、ＦＩＦＯ３６に空きがない場合
には、パイプライン動作を停止させ（ステップＣ１
０）、ＦＩＦＯ３６に空きができるまで待つ。

【００５７】一方、バスインタフェース回路２２は、Ｆ
ＩＦＯ３６にキャッシュフラッシュ命令が格納されてい
れば、システムバス１８の使用権を獲得し（ステップＣ
１１）、ＦＩＦＯ３６からキャッシュフラッシュ命令を
取り出して、システムバス１８へ出力する（ステップＣ
１２）。

【００５８】以上が１つのキャッシュフラッシュ命令を
キャッシュフラッシュ装置２０から発行するまでのサイ
クルである。このサイクルは、予め全体制御装置３８の
アドレス生成回数レジスタに設定された回数分繰り返し
て実行される。すなわち、アドレス生成回数レジスタに
設定された値を、１サイクル終了する毎にデクリメント
した結果、「０」以下となった場合（ステップＣ１
４）、外部タグ読み出し装置２８は、全体制御装置３８
のフラッシュ開始ビットをリセット（“０”）する（ス
テップＣ１５）。これにより、全体制御装置３８は、キ
ャッシュフラッシュ操作を停止して通常動作に戻る。

【００５９】システムバス１８上で一つのバス命令が実
行されるには、通常、数バスサイクルかかる。外部タグ
記憶装置２６が１バスサイクルでアクセスできるとする
と、外部タグ読み出し装置２８から外部タグ命令生成装
置３４までにおいて実行される処理は、１バスサイクル
毎にパイプライン的に動作することができる。

【００６０】図５にはキャッシュフラッシュ装置をパイ
プライン的に動作させる場合の、各ステージの処理を示
している。すなわち、（１）外部タグ読み出し装置２８
によるキャッシュタグアドレスの読み出し（ステップＣ
２）、（２）外部タグ記憶装置２６からのタグの読み出
し、及びキャッシュ状態の判別（ステップＣ７，Ｃ
８）、（３）外部タグ命令生成装置３４によるキャッシ
ュフラッシュ命令の生成（ステップＣ９）、（４）キャ
ッシュフラッシュ命令の出力（ステップＣ１１）の各処
理が、図５に示すようにして実行される。

【００６１】外部タグ記憶装置２６に対するタグ検索動
作と、キャッシュフラッシュ命令の出力の時間差は、Ｆ
ＩＦＯ３６で緩衝される。ダーティブロックの数が少な
ければ、ＦＩＦＯ３６が一定量を越える事はなく、キャ
ッシュフラッシュ時間は、タグ検索時間とほぼ等しくな
り、 キャッシュフラッシュ時間＝キャッシュブロック数（bus cycle) …（２） である。従って、従来のようにプロセッサがプログラム
に基づいて逐次的に行うより、短時間にキャッシュフラ
ッシュ操作を終了することができる。

【００６２】以上のように本発明の第１実施例では、キ
ャッシュフラッシュ操作がシステムバス１８に接続され
たキャッシュフラッシュ装置２０の制御のもとで実行さ
れる。通常動作時には、キャッシュフラッシュ装置２０
はシステムバス１８に発行されるトランザクションを監
視して、外部タグ記憶装置２６にキャッシュタグ１４に
格納されたタグと同じ状態のタグを保持する。

【００６３】そして、キャッシュフラッシュ操作を実行
する場合には、キャッシュフラッシュ装置２０は、プロ
セッサ１０に代わってタグの検査を行ない、キャッシュ
１６上で更新されたダーティブロックをメインメモリ１
２に書き戻すキャッシュフラッシュ命令を発行する。す
なわち、プロセッサ１０は、キャッシュフラッシュの範
囲を指定して、キャッシュフラッシュ装置２０を起動し
てしまえば、キャッシュフラッシュ操作のために、プロ
グラムに従って、逐次、全てのキャッシュブロックにつ
いて処理する必要がなくなる。このため、キャッシュフ
ラッシュ操作の実行と並行して、プロセッサ１０は、他
のプログラムを同時に実行することができる。例えば指
定したキャッシュブロックについてのキャッシュフラッ
シュ操作を行いながら、別のキャッシュブロックを使っ
て別のプログラムを実行することが可能になる。こうし
て、プロセッサ１０の稼動効率が向上され、計算機シス
テム全体のシステム性能を向上させることができる。

【００６４】また、キャッシュフラッシュ装置２０で
は、キャッシュフラッシュ操作において、キャッシュフ
ラッシュ操作、アドレスインクリメント、カウンタデク
リメントが同時に実行可能である。また、連続するキャ
ッシュブロックのキャッシュフラッシュ操作をパイプラ
イン的に実行することができるようになる。従って、キ
ャッシュフラッシュ操作の実行に要する時間が大幅に短
縮される。

【００６５】また、キャッシュフラッシュ装置２０に、
タグを記憶するために必要な外部タグ記憶装置２６の容
量は、プロセッサ１０のキャッシュタグを格納する大き
さである。従って、プロセッサ１０のキャッシュ装置に
比べて、データを格納する容量分を節約できる。従っ
て、キャッシュフラッシュ装置２０に必要な記憶容量
は、プロセッサ１０のキャッシュ装置の容量の数分の一
に抑えることができる。

【００６６】次に、本発明の第２実施例について説明す
る。図６は、本発明の第２実施例に係わる計算機システ
ムの要部構成を示すブロック図である。第２実施例は、
第１実施例の構成に、さらに複数のタグを同時に検査す
る構成を付加したものである。すなわち、図１に示す第
１実施例の構成に、複数の外部タグ検査装置４６，４
８、及び複数の外部タグ検査装置４６，４８の出力（ｒ
−ｆｓｈ１，ｒ−ｆｓｈ２）を選択して一本化するマル
チプレクサ（ｍｕｘ）４９が付加されて構成される。な
お、外部タグ検査装置の数は任意で良いが、キャッシュ
ブロックアドレスが、通常、２進数で表現されるため、
２のべき乗個の外部タグ検査装置を設けることが望まし
い。ここでは、説明を簡単にするために、２個の外部タ
グ検査装置４６，４８を設けた場合を例にして説明す
る。

【００６７】また、バスインタフェース回路（バスＩ／
Ｆ）２２、外部タグ制御装置２４、マルチプレクサ（ｍ
ｕｘ）３０、外部タグ命令生成装置３４、全体制御装置
３８、ＦＩＦＯ３６は、第１実施例と同じ動作をするの
で同一符号を付して説明を省略する。また、外部タグ検
査装置４６，４８は、図１中の外部タグ検査装置３２と
同一の機能を有する。

【００６８】外部タグ読み出し装置４２は、第１実施例
と同様に、全体制御装置３８から開始アドレス、アドレ
ス生成回数、アドレス生成の開始および停止（フラッシ
ュ開始ビットの値）を受け取り、開始アドレスをマルチ
プレクサ３０を介して外部タグ記憶装置４４へ出力し、
次の開始アドレス、アドレス生成回数を計算する。ただ
し、開始アドレスのインクリメントの増分は、（キャッ
シュブロックサイズ×外部タグ検査装置個数）とする。
またアドレス生成回数のデクリメントの減分は、（外部
タグ検査装置個数）とする。

【００６９】外部タグ記憶装置４４は、外部タグ読み出
し装置４２から受け取ったアドレス（ｒ−ａｄｄｒ）に
従って、同時に内部に設けられた外部タグ検査装置４
６，４８の個数分（ここでは２個）のタグ（ｒ−ｔａｇ
１，ｒ−ｔａｇ２）を出力する。

【００７０】例えば、図６に示すように、外部タグ検査
個数が２個である場合、外部タグ記憶装置４４は、キャ
ッシュブロックアドレスの最下位１ビットを無視し、偶
数アドレスと奇数アドレスのタグを同時に読み出して、
それぞれ異なった外部タグ検査装置４６，４８へ出力す
る。

【００７１】マルチプレクサ（ｍｕｘ）４９は、全ての
外部タグ検査装置４６，４８の出力を受け取り、その中
にキャッシュフラッシュ生成要求があれば、キャッシュ
フラッシュ生成要求と、対応する物理アドレスタグを外
部タグ命令生成装置３４へ出力する。同時に複数のキャ
ッシュフラッシュ生成要求がある場合、そのうち任意の
１つを選択して外部タグ命令生成装置３４へ出力する。
選択されなかったキャッシュフラッシュ生成要求は、１
バスサイクル後に再び任意の１つが選択されて外部タグ
命令生成装置３４へ出力される。

【００７２】マルチプレクサ４９の内部には、入力を一
時的に保持する緩衝装置（図示せず）がある。この緩衝
装置に保持される入力が一定量を越えた場合、マルチプ
レクサ４９は、外部タグ読み出し装置４２を一時停止さ
せる。例えば緩衝装置が２段あり、初期状態は空である
とする。入力が１段目に入り、１段目のキャッシュフラ
ッシュ要求が複数ある場合、マルチプレクサ４９は、外
部タグ読み出し装置４２を一時停止させる。後続の入力
は、もし存在すれば２段目に入り、１段目のキャッシュ
フラッシュ要求が全て処理された後、１段目に入る。１
段目のキャッシュフラッシュ要求が１個だけになり、２
段目に要求が無い場合、マルチプレクサ４９は、外部タ
グ読み出し装置４２の動作を再開させる。

【００７３】次に、本発明の第２実施例の動作について
説明する。通常動作している場合には、バスインタフェ
ース回路２２、外部タグ制御装置２４、外部タグ記憶装
置４４の動作は、前述した第１実施例と同様であるので
説明を省略する。

【００７４】図７及び図８に、本発明の第２実施例にお
けるキャッシュフラッシュ時の動作を説明するフローチ
ャートを示している。キャッシュフラッシュ操作は、以
下のサイクルを繰り返す。なお、図７中に示すステップ
Ｄ１〜Ｄ７，Ｄ１７〜Ｄ２１の処理は、図４中に示すス
テップＣ１〜Ｃ７，Ｃ１３〜Ｃ１７の処理と同一なの
で、該当する部分については簡単に説明する。また、キ
ャッシュフラッシュ装置４０は、第１実施例と同様にパ
イプライン的に動作するが、詳細な説明を省略する。

【００７５】プロセッサ１０が全体制御装置３８内のフ
ラッシュ開始ビットへ“１”を書き込むことで、キャッ
シュフラッシュ装置４０は、キャッシュフラッシュ操作
を開始する。

【００７６】パイプライン動作が可能になると、外部タ
グ読み出し装置４２は、アドレス生成回数レジスタと開
始アドレスレジスタを読み出し、開始アドレス（ｒ−ａ
ｄｄｒ）をマルチプレクサ３０を介して外部タグ記憶装
置４４へ出力すると共に、開始アドレスをインクリメン
トして開始アドレスレジスタへ書き込み、アドレス生成
回数をデクリメントしてアドレス生成回数レジスタへ書
き込む（ステップＤ１〜Ｄ５）。

【００７７】外部タグ記憶装置４４は、タグ読み出しア
ドレス（ｒ−ａｄｄｒ）の下位１ビットを無視し、偶数
アドレスすなわち下位１ビットが“０”のアドレスと、
奇数アドレスすなわち下位１ビットが“１”のアドレス
のタグ（ｒ−ｔａｇ１，ｒ−ｔａｇ２）を同時に読み出
して、それぞれ外部タグ検査装置４６，４８へ出力する
（ステップＤ６，Ｄ７）。

【００７８】なお、ここでは２個の外部タグ検査装置４
６，４８が設けられた場合について説明しているが、例
えば４個の外部タグ検査装置を設けた場合、外部タグ記
憶装置４４は、タグ読み出しアドレス（ｒ−ａｄｄｒ）
の下位２ビットを無視し、同時に４つのタグを読み出し
て、それぞれ外部タグ検査装置へ転送すれば良い。

【００７９】外部タグ検査装置４６，４８は、それぞ
れ、外部タグ記憶装置４４から読み出されたタグが、ダ
ーティ状態を示すか否かを調べ（ステップＤ８，Ｄ
９）、ダーティ状態を示すタグのみマルチプレクサ４９
へ出力する。

【００８０】マルチプレクサ４９は、受け取ったタグを
外部タグ命令生成装置３４へ出力する。同時に複数のタ
グを受け取った場合、マルチプレクサ４９は、そのうち
一つを選択して出力し、残ったタグを単位バスサイクル
毎に１つづつ外部タグ命令生成装置３４へ出力する（ス
テップＤ１０〜Ｄ１２）。

【００８１】外部タグ命令生成装置３４は、タグに含ま
れる物理アドレス部分を用いて、システムバス１８への
キャッシュフラッシュ命令を生成し、ＦＩＦＯ３６へ出
力する（ステップＤ１３，Ｄ１４）。

【００８２】バスインタフェース回路２２は、ＦＩＦＯ
３６にキャッシュフラッシュ命令が格納されていれば、
システムバス１８の使用権を獲得し（ステップＤ１
５）、ＦＩＦＯ３６からキャッシュフラッシュ命令を取
り出して、システムバス１８へ出力する（ステップＤ１
６）。

【００８３】このサイクルは、予め全体制御装置３８の
アドレス生成回数レジスタに設定された回数繰り返して
終了する（ステップＤ１７〜Ｄ２１）。以上のように本
発明の第２実施例によれば、前述した第１実施例の構成
による効果に加えて、キャッシュフラッシュ操作におい
て特に時間がかかるキャッシュタグ検査に対して、同時
に複数のタグを外部タグ記憶装置４４から読み出して、
複数の外部タグ検査装置４６，４８で検査することによ
り、１バスクロック毎に複数のキャッシュブロックのタ
グについてダーティ状態か否かを検査することができ
る。従って、キャッシュタグ検査時間を大幅に短縮する
ことができる。例えば、第１実施例の構成と比較して、
キャッシュブロックのタグ検索時間を、ほぼ外部タグ検
査装置４６，４８の個数で割った時間に短縮される。

【００８４】一方、ダーティなキャッシュブロックをメ
インメモリ１２へ書き戻す操作に要する時間は、システ
ムバス１８の転送能力によって一定時間に律速される。
従って、ダーティブロックが多い場合、書き戻し時間が
タグ検索時間より長いことがあり得る。また、ダーティ
なブロックが多い場合、１回のタグ検査で複数のブロッ
クがキャッシュフラッシュ要求を出し、マルチプレクサ
４９が持つ緩衝装置に蓄えられる要求が一定量を越え
て、外部タグ読み出し装置４２が一時停止され、それだ
けタグ検索時間が延びることもあり得る。

【００８５】ここで、ダーティなブロックが少ないと仮
定すると、キャッシュフラッシュ時間は、タグ検索時間
とほぼ等しくなり、 キャッシュフラッシュ時間 ＝キャッシュブロック数／外部タグ検査装置個数（bus cycle ） …（３） である。なおダーティなブロックが多いか少ないかは、
プロセッサ１０の性質、キャッシュ装置（キャッシュ１
６）の容量、実行するプログラムによって大きく異な
る。

【００８６】なお、前述した構成では、図６に示すよう
に、外部タグ検査装置４６，４８のみを複数にする構成
を示しているが、本発明はこれに限定されるものではな
い。例えば、外部タグ検査装置を複数設けると共に、外
部タグ検査装置と同じ個数の外部タグ命令生成装置を設
け、複数の外部タグ命令生成装置の出力をマルチプレク
サ（ｍｕｘ）で一体化してもよい。また、例えば外部タ
グ検査装置を複数持つと共に、同じ個数の外部タグ命令
生成装置と、同じ個数のＦＩＦＯを持ち、ＦＩＦＯの出
力をマルチプレクサで一本化してもよい。このように本
発明は、その主旨を逸脱しない範囲で種々に変形可能で
ある。

【００８７】次に、本発明の第３実施例について説明す
る。図９は、本発明の第２実施例に係わる計算機システ
ムの要部構成を示すブロック図である。第３実施例は、
第２実施例の構成に、外部タグ高速記憶装置５８、ＦＩ
ＦＯ６２、マルチプレクサ６３が付加されて構成され
る。なお第３の実施例においても、２個の外部タグ検査
装置４６，４８を設けた構成を例にして説明するが、本
発明はこれに限定されるものではないことは第２実施例
と同様である。

【００８８】第３実施例では、外部タグ読み出し装置４
２、全体制御装置３８、ＦＩＦＯ３６、バスインタフェ
ース回路（バスＩ／Ｆ）２２、外部タグ命令生成装置６
０、マルチプレクサ４９は、第２実施例と同様であるか
ら説明を省略する。なお、マルチプレクサ４９は、複数
の外部タグ検査装置４６，４８の出力を選択して、ＦＩ
ＦＯ６２に出力する。また、マルチプレクサ６４は、第
２実施例におけるマルチプレクサ３０と同じ機能を有す
るが、選択した出力を外部タグ高速記憶装置５８に出力
する。

【００８９】外部タグ制御装置５４は、バスインタフェ
ース回路２２を介してシステムバス１８をスヌープして
得られたタグを、キャッシュブロックを示す物理アドレ
スの部分（ｗ−ｔａｇ−ａ）と、キャッシュの状態を表
す部分（ｗ−ｔａｇ−ｄ）に分割して出力する。

【００９０】外部タグ記憶装置５６は、外部タグ制御装
置５４が出力するタグのキャッシュブロックを示す物理
アドレスの部分（ｗ−ｔａｇ−ａ）を受け取り、これを
記憶する。また、外部タグ記憶装置５６は、マルチプレ
クサ６３を介して得られたＦＩＦＯ６２からのダーティ
状態のキャッシュブロックアドレス（ｒ−ａｄｄｒ−
ｆ）を受け取り、対応するキャッシュブロックを示す物
理アドレスを読み出して外部タグ命令生成装置６０へ出
力する（ｒ−ｄａｔａ−ｆ）。

【００９１】外部タグ高速記憶装置５８は、外部タグ制
御装置５４が出力するタグのキャッシュの状態を表す部
分（ｗ−ｔａｇ−ｄ）を受け取り、記憶する。外部タグ
高速記憶装置５８が記憶するキャッシュブロック数は、
外部タグ記憶装置５６のキャッシュブロック数と等し
い。第３実施例では第１実施例で述べたように、キャッ
シュの状態として、対応するキャッシュブロックがダー
ティかどうかを示す１ビットを保持する。外部タグ高速
記憶装置５８は、次の二つの動作を行う。第一に外部タ
グ高速記憶装置５８は、外部タグ制御装置５４から出力
されるタグアドレス（ｗ−ａｄｄｒ）に従って、タグ
（ｗ−ａｄｄｒ−ｄ）を格納する。第二に外部タグ高速
記憶装置５８は、外部タグ読み出し装置４２から出力さ
れるアドレス（ｒ−ａｄｄｒ）に従って、同時に二つの
タグ（ｒ−ｔａｇ１，ｒ−ｔａｇ２）を読み出し、それ
ぞれ外部タグ検査装置４６，４８へ出力する。

【００９２】外部タグ検査装置４６，４８は、外部タグ
高速記憶装置５８から読み出されたタグ（ｒ−ｔａｇ
１，ｒ−ｔａｇ２）が、ダーティ状態を示すか否かを検
査する。ダーティ状態である場合、外部タグ検査装置４
６，４８は、全体制御装置３８が持つ開始アドレスレジ
スタの値と、検査を担当している部分を表す下位アドレ
スから、キャッシュブロックアドレスを生成して出力す
る。例えば、開始アドレスレジスタの値を「１０」と
し、ｒ−ｔａｇ１を奇数側タグ、ｒ−ｔａｇ２を偶数側
タグとした場合、両者ともダーティ状態であれば、外部
タグ検査装置４６からの出力ｒ−ｆｓｈ１には「１１」
が、外部タグ検査装置４８からの出力ｒ−ｆｓｈ２には
「１０」がキャッシュブロックアドレスとして出力され
る。

【００９３】ＦＩＦＯ６２は、マルチプレクサ４９がア
ドレス（ｒ−ｆｌｕｓｈ）を出力する時間と、外部タグ
記憶装置５６をアクセスするサイクル時間との差を緩衝
する装置である。ＦＩＦＯ６２は、フラッシュするキャ
ッシュブロックのアドレス（ｒ−ｆｌｕｓｈ）を受け取
り、外部タグ記憶装置５６がアクセスできるタイミンク
で、キャッシュブロックアドレス（ｒ−ａｄｄｒ−ｆ）
を、マルチプレクサ６３を介して外部タグ記憶装置５６
に出力する。

【００９４】マルチプレクサ６３は、外部タグ制御装置
５６がタグ（ｗ−ｔａｇ−ａ）を書き込む時に出力する
キャッシュブロックアドレス（ｗ−ａｄｄｒ）と、ＦＩ
ＦＯ６２がタグ（ｒ−ａｄｄｒ−ｆ）を読み出す時に出
力するキャッシュブロックアドレス（ｒ−ａｄｄｒ−
ｆ）の何れかを選択して、外部タグ記憶装置５６へ出力
する。同時に要求があった場合は、マルチプレクサ６３
は、外部タグ制御装置５６のキャッシュブロックアドレ
ス（ｗ−ａｄｄｒ）を優先して選択し、外部タグ記憶装
置５６に出力する。

【００９５】次に、本発明の第３実施例の動作について
説明する。通常動作している場合には、バスインタフェ
ース回路２２の動作は、前述した第１実施例と同様であ
るので説明を省略する。外部タグ制御装置５４は、バス
インタフェース回路２２がシステムバス１８上のトラン
ザクションをスヌープして得た、キャッシュタグの状態
を変化させるトランザクション（ｓｎｏｏｐ）から、キ
ャッシュブロックを示す物理アドレス（ｗ−ｔａｇ−
ａ）を外部タグ記憶装置５６へ、キャッシュの状態（ｗ
−ｔａｇ−ｄ）を外部タグ高速記憶装置５８へ出力し、
それぞれアドレス（ｗ−ａｄｄｒ）で示す位置に記憶さ
せる。

【００９６】図１０及び図１１は、本発明の第３実施例
におけるキャッシュフラッシュ時の動作を説明するフロ
ーチャートを示している。キャッシュフラッシュ操作
は、以下のサイクルを繰り返す。なお、図１０中に示す
ステップＥ１〜Ｅ６，Ｅ１８〜Ｅ２２の処理は、図４中
に示すステップＣ１〜Ｃ６，Ｃ１３〜Ｃ１７の処理と同
一なので、該当する部分については簡単に説明する。ま
た、キャッシュフラッシュ装置５０は、第１実施例と同
様にパイプライン的に動作するが、詳細な説明を省略す
る。

【００９７】プロセッサ１０が全体制御装置３８内のフ
ラッシュ開始ビットへ“１”を書き込むことで、キャッ
シュフラッシュ装置５０は、キャッシュフラッシュ操作
を開始する。

【００９８】パイプライン動作が可能になると、外部タ
グ読み出し装置４２は、アドレス生成回数レジスタと開
始アドレスレジスタを読み出し、開始アドレス（ｒ−ａ
ｄｄｒ）をマルチプレクサ６４を介して外部タグ高速記
憶装置５８へ出力すると共に、開始アドレスをインクリ
メントして開始アドレスレジスタへ書き込み、アドレス
生成回数をデクリメントしてアドレス生成回数レジスタ
へ書き込む（ステップＥ１〜Ｅ５）。

【００９９】外部タグ高速記憶装置５８は、タグ読み出
しアドレス（ｒ−ａｄｄｒ）の下位１ビットを無視し、
偶数アドレスすなわち下位１ビットが“０”のアドレス
と、奇数アドレスすなわち下位１ビットが“１”のアド
レスのタグ（ｒ−ｔａｇ１，ｒ−ｔａｇ２）を同時に読
み出して、それぞれ外部タグ検査装置４６，４８へ出力
する（ステップＥ６，Ｅ７）。

【０１００】外部タグ検査装置４６，４８は、それぞ
れ、外部タグ高速記憶装置５８から読み出したタグが、
ダーティ状態を示すか否かを調べ（ステップＥ８，Ｅ
９）、ダーティ状態を示す場合のみ、そのタグのキャッ
シュブロックのアドレスを求めてマルチプレクサ４９へ
出力する。

【０１０１】マルチプレクサ４９は、受け取ったキャッ
シュブロックのアドレスをＦＩＦＯ６２へ出力する。同
時に複数のキャッシュブロックアドレスを受け取った場
合、マルチプレクサ４９は、そのうち一つを選択して出
力し、残ったアドレスを単位バスサイクル毎に１つづつ
ＦＩＦＯ６２へ出力する（ステップＥ１０〜Ｅ１２）。

【０１０２】ＦＩＦＯ６２は、外部タグ記憶装置５６が
読み出せるタイミングで、キャッシュブロックアドレス
をマルチプレクサ６３を通して外部タグ記憶装置５６へ
出力する（ステップＥ１３）。

【０１０３】外部タグ記憶装置５６は、ＦＩＦＯ６２か
らキャッシュブロックアドレスを受け取ると、キャッシ
ュブロック物理アドレス（ｒ−ｄａｔａ−ｆ）を読み出
して、外部タグ命令生成装置６０へ出力する。外部タグ
命令生成装置６０は、キャッシュブロック物理アドレス
からシステムバス１８へ出力すべきキャッシュフラッシ
ュ命令を生成し、ＦＩＦＯ３６へ出力する（ステップＥ
１４，Ｅ１５）。

【０１０４】バスインタフェース回路２２は、ＦＩＦＯ
３６にキャッシュフラッシュ命令が格納されていれば、
システムバス１８の使用権を獲得し（ステップＥ１
６）、ＦＩＦＯ３６からキャッシュフラッシュ命令を取
り出して、システムバス１８へ出力する（ステップＥ１
７）。

【０１０５】このサイクルは、予め全体制御装置３８の
アドレス生成回数レジスタに設定された回数繰り返して
終了する（ステップＥ１８〜Ｅ２２）。以上のように本
発明の第３実施例によれば、キャッシュフラッシュ装置
５０内でキャッシュタグを記憶するための装置を、物理
アドレスを記憶するための外部タグ記憶装置５６と、キ
ャッシュの状態を記憶する外部タグ高速記憶装置５８に
分割して設けることにより、各々に対して異なるアクセ
ス時間を持つことができるので、物理ブロックアドレス
とキャッシュ状態のそれぞれの性質に合ったデバイスを
用いて作製することが可能になる。

【０１０６】すなわち、キャッシュの状態を検査するこ
とは、指定されたアドレス範囲を一通りアクセスする必
要があり、アクセス回数が多い。しかし、キャッシュ１
６に格納されたデータの状態（スヌープ状態）は、１キ
ャッシュブロックあたり数ビット（本実施例ではダーテ
ィを示す１ビット）であり、全キャッシュブロックの状
態を格納するのに必要な容量は少ない。従って、外部タ
グ高速記憶装置５８には、小容量高速なデバイスを用い
ることができる。一方、キャッシュの物理アドレスは、
１キャッシュブロックあたり、一般に１０ビットから２
０ビット程度あり、タグの状態に較べて多くの容量が必
要である。しかし、キャッシュの物理アドレスは、ダー
ティ状態であるブロックのみ読み出せば良いので、ダー
ティ状態のブロック数が少なければ、物理アドレスに対
するアクセス時間が長くても全体のキャッシュフラッシ
ュ操作に要する時間に影響しない。従って、外部タグ記
憶装置５６には、大容量低速なデバイスを用いることが
できる。

【０１０７】なお、各実施例の変形として、バスインタ
フェース回路２２は、特定アドレス範囲のコマンドのみ
を取り込むようにすることで、キャッシュフラッシュを
一律に行なうのではなく、ある特定の範囲に対して行な
うことも可能である。

【０１０８】

【発明の効果】以上詳述したように本発明によれば、キ
ャッシュフラッシュ操作に要する時間を短縮して、シス
テム性能を向上させることが可能となるものである。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる計算機システムの要
部構成を示すブロック図。

【図２】第１実施例における計算機システムが通常動作
している場合のキャッシュフラッシュ装置２０の動作を
説明するためのフローチャート。

【図３】第１実施例におけるプロセッサ１０からキャッ
シュフラッシュ装置２０を使う方法を説明するためのフ
ローチャート。

【図４】第１実施例におけるキャッシュフラッシュ時の
動作を説明するためのフローチャート。

【図５】第１実施例におけるパイプライン的動作を説明
するための図。

【図６】本発明の第２実施例に係わる計算機システムの
要部構成を示すブロック図。

【図７】第２実施例におけるキャッシュフラッシュ時の
動作を説明するためのフローチャートの一部。

【図８】第２実施例におけるキャッシュフラッシュ時の
動作を説明するためのフローチャートの一部。

【図９】本発明の第３実施例に係わる計算機システムの
要部構成を示すブロック図。

【図１０】第３実施例におけるキャッシュフラッシュ時
の動作を説明するためのフローチャートの一部。

【図１１】第３実施例におけるキャッシュフラッシュ時
の動作を説明するためのフローチャートの一部。

【図１２】従来のキャッシュフラッシュ操作を説明する
ためのプログラムの一例を示す図。

【符号の説明】

１０…プロセッサ（ＣＰＵ）、１２…主記憶装置（メイ
ンメモリ）、１４…キャッシュタグ（タグ）、１６…キ
ャッシュメモリ（キャッシュ）、１８…システムバス、
２０，，４０，５０…キャッシュフラッシュ装置、２２
…バスインタフェース回路（バスＩ／Ｆ）、２４…外部
タグ制御装置、２６，５６…外部タグ記憶装置、２８，
５６…外部タグ読み出し装置、３０，４９，６３，６４
…マルチプレクサ（ＭＵＸ）、３２，４６，４８…外部
タグ検査装置、３４，６０…外部タグ命令生成装置、３
６，６２…ＦＩＦＯ（先入れ先だしバッファ）、３８…
全体制御装置、５８…外部タグ高速記憶装置。

フロントページの続き (56)参考文献 特開 平２−217943（ＪＰ，Ａ) 特開 平４−245350（ＪＰ，Ａ) 特開 平５−6308（ＪＰ，Ａ) 特開 平５−108481（ＪＰ，Ａ) 特開 平６−44136（ＪＰ，Ａ) 特開 平７−311712（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/08 - 12/12 G06F 11/14 G06F 11/00 - 11/00 350 G06F 12/00 - 12/00 549

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 バススヌープ機能を有するコピーバック
   型のキャッシュメモリを備えた少なくとも１個のプロセ
   ッサと、メインメモリと、前記プロセッサと前記メイン
   メモリとを接続するシステムバスを有する計算機システ
   ムにおけるキャッシュフラッシュ装置であって、 システムバスで交わされるキャッシュメモリ上でデータ
   更新が発生したことを示すコマンドを含む各種コマンド
   を監視する監視手段と、 前記キャッシュメモリに格納されたデータを示すアドレ
   ス及びデータが更新状態であるか否かを示す状態情報か
   ら構成される情報を記憶するもので、前記監視手段によ
   り監視されたコマンドに基づいて、キャッシュメモリ上
   でデータ更新されたことを検出した場合に、前記監視手
   段により監視されたコマンドが対象とする更新されたデ
   ータを示すアドレスを記憶し、かつ、前記データの前記
   状態情報を更新状態であることを示すように変更して記
   憶するアドレス記憶手段と、前記プロセッサから 前記キャッシュメモリ上の更新され
   たデータの前記メインメモリへの書き戻しを指示された
   場合に、前記アドレス記憶手段に格納されている情報を
   順次読み出す読み出し手段と、 前記読み出し手段によって読み出された情報に基づい
   て、更新されたデータを持つキャッシュメモリから前記
   メインメモリへの、更新されたデータの転送を要求する
   コマンドを前記システムバスに出力するコマンド出力手
   段とを具備することを特徴とするキャッシュフラッシュ
   装置。
2. 【請求項２】 プロセッサから出力された、複数のキャ
   ッシュ間でデータの一貫性を保持する必要のあるリード
   動作コマンドにより、メインメモリから前記プロセッサ
   のキャッシュメモリへデータ転送が発生したことを検出
   する手段と、 前記リード動作コマンドに対して、同コマンドが対象と
   するデータが共有状態であることを示す応答をする手段
   とを具備したことを特徴とする請求項１記載のキャッシ
   ュフラッシュ装置。
3. 【請求項３】 前記読み出し手段は、前記アドレス記憶
   手段から同時に複数の情報を読み出し、 前記読み出し手段によって読み出された複数の情報のそ
   れぞれについて、前記状態情報をもとに更新状態のデー
   タを示すかを検査する検査手段と、 前記検査手段によって得られた情報に含まれるアドレス
   をもとに、前記システムバスに出力すべき前記更新され
   たデータの転送を要求するコマンドを順次生成する命令
   生成手段とを具備したことを特徴とする請求項１記載の
   キャッシュフラッシュ装置。
4. 【請求項４】 前記アドレス記憶手段は、前記監視手段
   により監視されたコマンドが対象とする更新されたデー
   タを示すアドレスを記憶する第１の記憶手段と、前記デ
   ータが更新状態であるか否かを示す状態情報を記憶する
   第２の記憶手段から構成され、 前記読み出し手段は、前記第２の記憶手段から同時に複
   数の状態情報を読み出し、 前記読み出し手段によって読み出された複数の状態情報
   のそれぞれについて、更新状態のデータを示すかを検査
   する検査手段と、 前記検査手段による検査結果に応じて、前記第１の記憶
   手段から該当するアドレスを読み出して、前記システム
   バスに出力すべき前記更新されたデータの転送を要求す
   るコマンドを順次生成する命令生成手段とを具備したこ
   とを特徴とする請求項１記載のキャッシュフラッシュ装
   置。