JPH0916472A - キャッシュメモリ試験方法 - Google Patents
キャッシュメモリ試験方法Info
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- JPH0916472A JPH0916472A JP7169049A JP16904995A JPH0916472A JP H0916472 A JPH0916472 A JP H0916472A JP 7169049 A JP7169049 A JP 7169049A JP 16904995 A JP16904995 A JP 16904995A JP H0916472 A JPH0916472 A JP H0916472A
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- data
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- cache
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Abstract
(57)【要約】
【課題】 本発明はキャッシュメモリ試験方法に関し、
同期制御を必要とせず、アクセス競合に絡む膨大なトラ
ンズアクションの試験であっても高速にアクセス源から
キャッシュメモリへのアクセスを制御するキャッシュメ
モリ制御機構を試験可能とすることを目的とする。 【解決手段】 各々がキャッシュメモリを有し、且つ、
アクセス源となるプロセッサが複数主記憶装置に対して
接続されているシステムにおいて、キャッシュメモリ間
又はキャッシュメモリと主記憶装置との間のデータコヒ
レンシーを制御するキャッシュメモリ制御機構の試験方
法であって、前記データコヒレンシーの制御における機
構的な最小単位である制御単位をプロセッサの数に応じ
て分割し、分割された制御単位内に各プロセッサに固有
で互いに異なる位置のキャッシュメモリ内のアクセス領
域を割り当てる第１のステップと、各プロセッサが同じ
制御単位内で各々に固有なアクセス領域に対してのみデ
ータを書き込み読み出して、読み出したデータに基づい
てキャッシュメモリ制御機構の試験を行う第２のステッ
プとを含むように構成する。
同期制御を必要とせず、アクセス競合に絡む膨大なトラ
ンズアクションの試験であっても高速にアクセス源から
キャッシュメモリへのアクセスを制御するキャッシュメ
モリ制御機構を試験可能とすることを目的とする。 【解決手段】 各々がキャッシュメモリを有し、且つ、
アクセス源となるプロセッサが複数主記憶装置に対して
接続されているシステムにおいて、キャッシュメモリ間
又はキャッシュメモリと主記憶装置との間のデータコヒ
レンシーを制御するキャッシュメモリ制御機構の試験方
法であって、前記データコヒレンシーの制御における機
構的な最小単位である制御単位をプロセッサの数に応じ
て分割し、分割された制御単位内に各プロセッサに固有
で互いに異なる位置のキャッシュメモリ内のアクセス領
域を割り当てる第１のステップと、各プロセッサが同じ
制御単位内で各々に固有なアクセス領域に対してのみデ
ータを書き込み読み出して、読み出したデータに基づい
てキャッシュメモリ制御機構の試験を行う第２のステッ
プとを含むように構成する。
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュメモリ試
験方法に関し、特にキャッシュメモリへのアクセスを制
御するキャッシュメモリ制御機構を試験するキャッシュ
メモリ試験方法に関する。
験方法に関し、特にキャッシュメモリへのアクセスを制
御するキャッシュメモリ制御機構を試験するキャッシュ
メモリ試験方法に関する。
【０００２】キャッシュメモリが接続された中央処理装
置（ＣＰＵ）を複数有するシステムにおいては、アクセ
ス源となる各ＣＰＵからキャッシュメモリへのアクセス
を行い、キャッシュメモリへのアクセスを制御するキャ
ッシュメモリ制御機構を試験することが行われる。キャ
ッシュメモリ制御機構の試験は、アクセス源の競合タイ
ミングに絡む膨大なトランズアクション（事象）の試験
であっても、できるだけ高速に行えることが望ましい。
置（ＣＰＵ）を複数有するシステムにおいては、アクセ
ス源となる各ＣＰＵからキャッシュメモリへのアクセス
を行い、キャッシュメモリへのアクセスを制御するキャ
ッシュメモリ制御機構を試験することが行われる。キャ
ッシュメモリ制御機構の試験は、アクセス源の競合タイ
ミングに絡む膨大なトランズアクション（事象）の試験
であっても、できるだけ高速に行えることが望ましい。
【０００３】
【従来の技術】図１６は、考えられるキャッシュ試験方
法を説明するためのブロック図である。同図に示すシス
テムは、アクセス源となるＣＰＵ１００Ａ，１００Ｂ
と、キャッシュメモリ１０１Ａ，１０１Ｂと、キャッシ
ュメモリ１０１Ａ，１０１Ｂに比べてアクセススピード
の遅いメモリ１０２とからなる。
法を説明するためのブロック図である。同図に示すシス
テムは、アクセス源となるＣＰＵ１００Ａ，１００Ｂ
と、キャッシュメモリ１０１Ａ，１０１Ｂと、キャッシ
ュメモリ１０１Ａ，１０１Ｂに比べてアクセススピード
の遅いメモリ１０２とからなる。
【０００４】この様なシステムにおいて、キャッシュメ
モリ１０１Ａ，１０１Ｂとメモリ１０２との間のデータ
コヒレンシー制御は、最新データが書き込まれた領域に
ついてはシステム内に最新のデータのみが存在するよう
に行われる。例えば、キャッシュメモリ１０１Ａ，１０
１Ｂ等の２以上のキャッシュメモリに同一領域のデータ
が存在する場合には、不特定の書き込みが行われた後の
全ての読み出しに対して最新のデータのみが読み出さ
れ、書き込み以前の旧データは見えないように制御が行
われる。
モリ１０１Ａ，１０１Ｂとメモリ１０２との間のデータ
コヒレンシー制御は、最新データが書き込まれた領域に
ついてはシステム内に最新のデータのみが存在するよう
に行われる。例えば、キャッシュメモリ１０１Ａ，１０
１Ｂ等の２以上のキャッシュメモリに同一領域のデータ
が存在する場合には、不特定の書き込みが行われた後の
全ての読み出しに対して最新のデータのみが読み出さ
れ、書き込み以前の旧データは見えないように制御が行
われる。
【０００５】この考えられる試験方法では、アクセス源
であるＣＰＵ１００Ａがキャッシュメモリ１０１Ａに書
き込んだ領域のデータを、このキャッシュメモリ１０１
Ａを共有しない他のアクセス源であるＣＰＵ１００Ｂが
読み出してキャッシュメモリ１０１Ｂへコピーし、ＣＰ
Ｕ１０１Ｂが読み出したデータがＣＰＵ１００Ａにより
書き込まれたデータであることを検出することにより、
旧データが最新データに置き換えられたことを判定でき
る。ＣＰＵ１００Ａ以外のアクセス源、即ち、ここでは
ＣＰＵ１００Ｂからのアクセスについても同様の試験を
行うことができる。
であるＣＰＵ１００Ａがキャッシュメモリ１０１Ａに書
き込んだ領域のデータを、このキャッシュメモリ１０１
Ａを共有しない他のアクセス源であるＣＰＵ１００Ｂが
読み出してキャッシュメモリ１０１Ｂへコピーし、ＣＰ
Ｕ１０１Ｂが読み出したデータがＣＰＵ１００Ａにより
書き込まれたデータであることを検出することにより、
旧データが最新データに置き換えられたことを判定でき
る。ＣＰＵ１００Ａ以外のアクセス源、即ち、ここでは
ＣＰＵ１００Ｂからのアクセスについても同様の試験を
行うことができる。
【０００６】図１７は、ＣＰＵ１００Ａ，１００Ｂの動
作を説明するフローチャートである。同図中、ステップ
Ｓ１０１〜Ｓ１０５はＣＰＵ１００Ａの動作に対応し、
ステップＳ１１１〜Ｓ１１６はＣＰＵ１００Ｂの動作に
対応する。図１７において、ＣＰＵ１０１Ａは、ステッ
プＳ１０１でポインタ１の示すデータをメモリ１０２か
らキャッシュメモリ１０１Ａの領域Ａに書き込む。ＣＰ
Ｕ１０１Ａは、ステップＳ１０２で書き込み完了フラグ
をセットする。このステップＳ１０２に同期して、ＣＰ
Ｕ１０１ＢはステップＳ１１１で書き込みフラグがセッ
トされているか否かを判定し、判定結果がＹＥＳとなる
とＣＰＵ１０１ＢはステップＳ１１２で領域Ａのデータ
をキャッシュメモリ１０１Ａから読み出してキャッシュ
メモリ１０１Ｂへコピーする。ＣＰＵ１０１Ｂは、ステ
ップＳ１１３で読み出されたデータがポインタ１の示す
データであるか否かを判定し、判定結果がＮＯであると
ステップＳ１１４でエラー通知を行ってから処理が終了
する。他方、ステップＳ１１３の判定結果がＹＥＳの場
合、ＣＰＵ１０１ＢはステップＳ１１５で書き込み完了
フラグをリセットする。
作を説明するフローチャートである。同図中、ステップ
Ｓ１０１〜Ｓ１０５はＣＰＵ１００Ａの動作に対応し、
ステップＳ１１１〜Ｓ１１６はＣＰＵ１００Ｂの動作に
対応する。図１７において、ＣＰＵ１０１Ａは、ステッ
プＳ１０１でポインタ１の示すデータをメモリ１０２か
らキャッシュメモリ１０１Ａの領域Ａに書き込む。ＣＰ
Ｕ１０１Ａは、ステップＳ１０２で書き込み完了フラグ
をセットする。このステップＳ１０２に同期して、ＣＰ
Ｕ１０１ＢはステップＳ１１１で書き込みフラグがセッ
トされているか否かを判定し、判定結果がＹＥＳとなる
とＣＰＵ１０１ＢはステップＳ１１２で領域Ａのデータ
をキャッシュメモリ１０１Ａから読み出してキャッシュ
メモリ１０１Ｂへコピーする。ＣＰＵ１０１Ｂは、ステ
ップＳ１１３で読み出されたデータがポインタ１の示す
データであるか否かを判定し、判定結果がＮＯであると
ステップＳ１１４でエラー通知を行ってから処理が終了
する。他方、ステップＳ１１３の判定結果がＹＥＳの場
合、ＣＰＵ１０１ＢはステップＳ１１５で書き込み完了
フラグをリセットする。
【０００７】このステップＳ１１５に同期して、ＣＰＵ
１０１ＡはステップＳ１０３で書き込み完了フラグがリ
セットされているか否かを判定し、判定結果がＹＥＳと
なるとステップＳ１０４でポインタ１を更新する。ＣＰ
Ｕ１０１Ａは、その後ステップＳ１０５で書き込みは全
て完了したか否かを判定し、判定結果がＮＯであれば処
理がステップＳ１０１へ戻り、ＹＥＳであれば処理は終
了する。他方、ＣＰＵ１０１Ｂは、ステップＳ１１５の
後ステップＳ１１６で読み出しが全て完了したか否かを
判定し、判定結果がＮＯであると処理がステップＳ１１
１へ戻り、ＹＥＳであると処理は終了する。
１０１ＡはステップＳ１０３で書き込み完了フラグがリ
セットされているか否かを判定し、判定結果がＹＥＳと
なるとステップＳ１０４でポインタ１を更新する。ＣＰ
Ｕ１０１Ａは、その後ステップＳ１０５で書き込みは全
て完了したか否かを判定し、判定結果がＮＯであれば処
理がステップＳ１０１へ戻り、ＹＥＳであれば処理は終
了する。他方、ＣＰＵ１０１Ｂは、ステップＳ１１５の
後ステップＳ１１６で読み出しが全て完了したか否かを
判定し、判定結果がＮＯであると処理がステップＳ１１
１へ戻り、ＹＥＳであると処理は終了する。
【０００８】
【発明が解決しようとする課題】しかし、上記考えられ
る試験方法では、第１のアクセス源のキャッシュメモリ
に対するデータの書き込みが終了したことを第２のアク
セス源が認識してから、第２のアクセス源は第１のアク
セス源がキャッシュメモリに書き込んだ領域からデータ
の読み出しを行って第１のアクセス源が書き込んだデー
タであることを判定する。つまり、第１のアクセス源に
よるキャッシュメモリに対する書き込みが終了してから
第２のアクセス源によるキャッシュメモリからの読み出
しが行われるように同期制御を行う必要がある。
る試験方法では、第１のアクセス源のキャッシュメモリ
に対するデータの書き込みが終了したことを第２のアク
セス源が認識してから、第２のアクセス源は第１のアク
セス源がキャッシュメモリに書き込んだ領域からデータ
の読み出しを行って第１のアクセス源が書き込んだデー
タであることを判定する。つまり、第１のアクセス源に
よるキャッシュメモリに対する書き込みが終了してから
第２のアクセス源によるキャッシュメモリからの読み出
しが行われるように同期制御を行う必要がある。
【０００９】上記同期制御は、何らかのプログラム論理
的な手法を用いて行うことが考えられるが、この場合、
同期制御に要するプログラムステップ数はアクセス源に
よる書き込みや読み出しに要するプログラムステップ数
と比べて約数十から数百倍となってしまう。このため、
アクセス源のアクセス時間に対して同期制御に要する時
間が非常に長くなってしまうという問題がある。又、同
期制御に要する時間が非常に長いと、試験パターンが多
い場合には試験効率が非常に悪くなってしまい、膨大な
試験時間が必要となるという問題もある。更に、アクセ
スの同期制御を行う必要があるため、同時アクセス等の
試験を行うことはできないという問題もある。
的な手法を用いて行うことが考えられるが、この場合、
同期制御に要するプログラムステップ数はアクセス源に
よる書き込みや読み出しに要するプログラムステップ数
と比べて約数十から数百倍となってしまう。このため、
アクセス源のアクセス時間に対して同期制御に要する時
間が非常に長くなってしまうという問題がある。又、同
期制御に要する時間が非常に長いと、試験パターンが多
い場合には試験効率が非常に悪くなってしまい、膨大な
試験時間が必要となるという問題もある。更に、アクセ
スの同期制御を行う必要があるため、同時アクセス等の
試験を行うことはできないという問題もある。
【００１０】そこで、本発明は、上記同期制御を必要と
せず、アクセス競合に絡む膨大なトランズアクションの
試験であっても高速にアクセス源からキャッシュメモリ
へのアクセスを制御するキャッシュメモリ制御機構を試
験することのできるキャッシュメモリ試験方法を提供す
ることを目的とする。
せず、アクセス競合に絡む膨大なトランズアクションの
試験であっても高速にアクセス源からキャッシュメモリ
へのアクセスを制御するキャッシュメモリ制御機構を試
験することのできるキャッシュメモリ試験方法を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】上記の課題は、請求項１
記載の、各々がキャッシュメモリを有し、且つ、アクセ
ス源となるプロセッサが複数主記憶装置に対して接続さ
れているシステムにおいて、該キャッシュメモリ間又は
該キャッシュメモリと該主記憶装置との間のデータコヒ
レンシーを制御するキャッシュメモリ制御機構の試験方
法であって、該データコヒレンシーの制御における機構
的な最小単位である制御単位をプロセッサの数に応じて
分割し、分割された該制御単位内に各プロセッサに固有
で互いに異なる位置のキャッシュメモリ内のアクセス領
域を割り当てる第１のステップと、各プロセッサが同じ
制御単位内で各々に固有なアクセス領域に対してのみデ
ータを書き込み読み出して、読み出したデータに基づい
てキャッシュメモリ制御機構の試験を行う第２のステッ
プとを含むキャッシュメモリ試験方法によって達成でき
る。
記載の、各々がキャッシュメモリを有し、且つ、アクセ
ス源となるプロセッサが複数主記憶装置に対して接続さ
れているシステムにおいて、該キャッシュメモリ間又は
該キャッシュメモリと該主記憶装置との間のデータコヒ
レンシーを制御するキャッシュメモリ制御機構の試験方
法であって、該データコヒレンシーの制御における機構
的な最小単位である制御単位をプロセッサの数に応じて
分割し、分割された該制御単位内に各プロセッサに固有
で互いに異なる位置のキャッシュメモリ内のアクセス領
域を割り当てる第１のステップと、各プロセッサが同じ
制御単位内で各々に固有なアクセス領域に対してのみデ
ータを書き込み読み出して、読み出したデータに基づい
てキャッシュメモリ制御機構の試験を行う第２のステッ
プとを含むキャッシュメモリ試験方法によって達成でき
る。
【００１２】請求項２記載の発明では、請求項１におい
て、前記第１のステップは、プロセッサの数をＮ、前記
制御単位の長さをＭバイトとすると、各プロセッサに対
してＭ／Ｎバイト以下のアクセス領域を割り当てる。請
求項３記載の発明では、請求項１又は２において、前記
第２のステップは、各プロセッサ間のアクセスの同期を
取ることなくキャッシュメモリ制御試験を行う。
て、前記第１のステップは、プロセッサの数をＮ、前記
制御単位の長さをＭバイトとすると、各プロセッサに対
してＭ／Ｎバイト以下のアクセス領域を割り当てる。請
求項３記載の発明では、請求項１又は２において、前記
第２のステップは、各プロセッサ間のアクセスの同期を
取ることなくキャッシュメモリ制御試験を行う。
【００１３】請求項４記載の発明では、請求項１〜３の
いずれかにおいて、前記第２のステップは、各プロセッ
サにランダムな順序で試験用のアクセス命令を実行させ
る。請求項５記載の発明では、請求項４において、各プ
ロセッサに同じアクセス命令列を実行させる。
いずれかにおいて、前記第２のステップは、各プロセッ
サにランダムな順序で試験用のアクセス命令を実行させ
る。請求項５記載の発明では、請求項４において、各プ
ロセッサに同じアクセス命令列を実行させる。
【００１４】請求項６記載の発明では、請求項４におい
て、前記第２のステップは、先行するアクセス命令が書
き込んだアクセス領域のデータを後続するアクセス命令
が読み出し、読み出したデータに演算処理を施して加工
後に同じアクセス領域に書き込み、データを連鎖させる
アクセス命令列で各プロセッサの実行結果を比較するこ
とによりキャッシュメモリ制御機構の試験を行う。
て、前記第２のステップは、先行するアクセス命令が書
き込んだアクセス領域のデータを後続するアクセス命令
が読み出し、読み出したデータに演算処理を施して加工
後に同じアクセス領域に書き込み、データを連鎖させる
アクセス命令列で各プロセッサの実行結果を比較するこ
とによりキャッシュメモリ制御機構の試験を行う。
【００１５】請求項７記載の発明では、請求項４におい
て、前記第２のステップは、先行するアクセス命令が書
き込んだアクセス領域のデータを後続するアクセス命令
が読み出し、読み出したデータに一定の加工を施した後
に同じアクセス領域に書き込み、データを連鎖させるア
クセス命令列で各プロセッサ毎に実行結果を予測結果と
比較することによりキャッシュメモリ制御機構の試験を
行う。
て、前記第２のステップは、先行するアクセス命令が書
き込んだアクセス領域のデータを後続するアクセス命令
が読み出し、読み出したデータに一定の加工を施した後
に同じアクセス領域に書き込み、データを連鎖させるア
クセス命令列で各プロセッサ毎に実行結果を予測結果と
比較することによりキャッシュメモリ制御機構の試験を
行う。
【００１６】請求項８記載の発明では、請求項７におい
て、前記第２のステップは、読み出したデータ或いは加
工後のデータを各プロセッサに固有の別領域に全て記録
し、データの確認で異常を検出した際に記録されたデー
タの変化が一定の法則に基づいていない部分を検索する
ことで試験用アクセス命令列中異常が発生したアクセス
命令を特定する。
て、前記第２のステップは、読み出したデータ或いは加
工後のデータを各プロセッサに固有の別領域に全て記録
し、データの確認で異常を検出した際に記録されたデー
タの変化が一定の法則に基づいていない部分を検索する
ことで試験用アクセス命令列中異常が発生したアクセス
命令を特定する。
【００１７】請求項１〜３記載の発明によれば、各プロ
セッサ間の同期処理が不要となるので、高速な試験が可
能となる。請求項４及び５記載の発明によれば、各プロ
セッサが実行するランダムな試験用アクセス命令が競合
し合うことで、予測できないようなアクセス競合タイミ
ングのトランズアクションについても試験が可能とな
る。
セッサ間の同期処理が不要となるので、高速な試験が可
能となる。請求項４及び５記載の発明によれば、各プロ
セッサが実行するランダムな試験用アクセス命令が競合
し合うことで、予測できないようなアクセス競合タイミ
ングのトランズアクションについても試験が可能とな
る。
【００１８】請求項６記載の発明によれば、膨大な数の
ランダムな試験用アクセス命令を実行しても、途中で発
生するコヒレンシー制御異常によるデータ異常を確実に
検出することができる。請求項７記載の発明によれば、
各プロセッサの実行結果は各自で確認できるので、プロ
セッサ間で実行結果を比較する必要のなく、プログラム
制御が簡単になると共に試験時間を短縮できる。
ランダムな試験用アクセス命令を実行しても、途中で発
生するコヒレンシー制御異常によるデータ異常を確実に
検出することができる。請求項７記載の発明によれば、
各プロセッサの実行結果は各自で確認できるので、プロ
セッサ間で実行結果を比較する必要のなく、プログラム
制御が簡単になると共に試験時間を短縮できる。
【００１９】請求項８記載の発明によれば、試験用アク
セス命令列のどのアクセス命令で制御異常が発生したか
を容易に特定できる。従って、本発明によれば、同期制
御を必要とせず、アクセス競合に絡む膨大なトランズア
クションの試験であっても高速にアクセス源からキャッ
シュメモリへのアクセスを制御するキャッシュメモリ制
御機構を試験することができる。
セス命令列のどのアクセス命令で制御異常が発生したか
を容易に特定できる。従って、本発明によれば、同期制
御を必要とせず、アクセス競合に絡む膨大なトランズア
クションの試験であっても高速にアクセス源からキャッ
シュメモリへのアクセスを制御するキャッシュメモリ制
御機構を試験することができる。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態を、
実施例を例にとって説明する。
実施例を例にとって説明する。
【００２１】
【実施例】図１は、本発明になるキャッシュメモリ試験
方法を適用し得るシステムの概略構成を示すブロック図
である。同図中、システムはＣＰＵ１Ａ，１Ｂと、キャ
ッシュメモリ２Ａ，２Ｂと、キャッシュメモリ２Ａ，２
Ｂの状態を記録するキャッシュタグ３Ａ，３Ｂと、キャ
ッシュ処理を制御するキャッシュ制御部４Ａ，４Ｂと、
バス５と、主記憶装置６とからなる。
方法を適用し得るシステムの概略構成を示すブロック図
である。同図中、システムはＣＰＵ１Ａ，１Ｂと、キャ
ッシュメモリ２Ａ，２Ｂと、キャッシュメモリ２Ａ，２
Ｂの状態を記録するキャッシュタグ３Ａ，３Ｂと、キャ
ッシュ処理を制御するキャッシュ制御部４Ａ，４Ｂと、
バス５と、主記憶装置６とからなる。
【００２２】先ず、本発明になるキャッシュメモリ試験
方法の一実施例を図２〜図４と共に説明する。図２は、
実施例におけるアクセスの割り付けを説明する図であ
る。又、図３は実施例におけるキャッシュメモリの状態
遷移を説明する図であり、図４は実施例におけるキャッ
シュタグの状態遷移及びトランザクションを説明する図
である。以下の説明では、便宜上第１のアクセス源がＣ
ＰＵ１Ａであり第２のアクセス源がＣＰＵ１Ｂであるも
のとする。
方法の一実施例を図２〜図４と共に説明する。図２は、
実施例におけるアクセスの割り付けを説明する図であ
る。又、図３は実施例におけるキャッシュメモリの状態
遷移を説明する図であり、図４は実施例におけるキャッ
シュタグの状態遷移及びトランザクションを説明する図
である。以下の説明では、便宜上第１のアクセス源がＣ
ＰＵ１Ａであり第２のアクセス源がＣＰＵ１Ｂであるも
のとする。
【００２３】図１に示す主記憶装置６からデータを読み
出して例えばキャッシュメモリ２Ａに書き込むキャッシ
ュ処理を行う場合、通常、キャッシュ処理の最小単位は
８ビット、即ち、１バイトである。しかし、プログラム
やデータの連続性を考慮すると、キャッシュ処理を１バ
イト単位で行うより、ある程度まとまった所定数のバイ
ト単位でキャッシュ処理を行った方がキャッシュ処理を
繰り返す頻度を減少できて効率が良い。そこで、キャッ
シュ処理は例えば８バイト単位とか６４バイト単位とか
の制御単位で行われることが多い。本発明では、この制
御単位を積極的に利用する。
出して例えばキャッシュメモリ２Ａに書き込むキャッシ
ュ処理を行う場合、通常、キャッシュ処理の最小単位は
８ビット、即ち、１バイトである。しかし、プログラム
やデータの連続性を考慮すると、キャッシュ処理を１バ
イト単位で行うより、ある程度まとまった所定数のバイ
ト単位でキャッシュ処理を行った方がキャッシュ処理を
繰り返す頻度を減少できて効率が良い。そこで、キャッ
シュ処理は例えば８バイト単位とか６４バイト単位とか
の制御単位で行われることが多い。本発明では、この制
御単位を積極的に利用する。
【００２４】つまり、本実施例では、第１のアクセス源
と第２のアクセス源とには、キャッシュメモリ間又はキ
ャッシュメモリと主記憶装置との間のデータコヒレンシ
ー（一貫性）制御における機構的な最小単位である制御
単位を分割して、固有のアクセス領域を割り当てられて
いる。このため、第１のアクセス源のデータ及び第２の
アクセス源のデータは、図２に示すように夫々同じ制御
単位内の異なる位置に共存する。図２中、制御単位は例
えば６４バイトであり、第１のアクセス源のデータ及び
第２のアクセス源のデータには夫々３２バイト以下のア
クセス領域が割り当てられている。
と第２のアクセス源とには、キャッシュメモリ間又はキ
ャッシュメモリと主記憶装置との間のデータコヒレンシ
ー（一貫性）制御における機構的な最小単位である制御
単位を分割して、固有のアクセス領域を割り当てられて
いる。このため、第１のアクセス源のデータ及び第２の
アクセス源のデータは、図２に示すように夫々同じ制御
単位内の異なる位置に共存する。図２中、制御単位は例
えば６４バイトであり、第１のアクセス源のデータ及び
第２のアクセス源のデータには夫々３２バイト以下のア
クセス領域が割り当てられている。
【００２５】尚、Ｎ個のアクセス源が存在する場合に
は、制御単位がＭバイトとすると、各アクセス源のデー
タにはＭ／Ｎバイト以下のアクセス領域を割り当てるよ
うにすれば良い。図３は、キャッシュメモリ２Ａ，２Ｂ
の遷移状態を示す図であり、状態ＳＴ１〜ＳＴ８を示
す。状態ＳＴ１では、ＣＰＵ１Ａはキャッシュメモリ２
Ａ内のＣＰＵ１Ａ固有のアクセス領域にデータＡを制御
単位の最新データとして書き込む。この状態ＳＴ１で
は、キャッシュメモリ２Ｂ内ではデータＡと同じ制御単
位内で共存するデータが無効化されている。次に、状態
ＳＴ２では、ＣＰＵ１Ｂがキャッシュメモリ２Ｂ内のＣ
ＰＵ１Ｂ固有のアクセス領域にデータＢを書き込むが、
この際、同じ制御単位内で共存するデータＡも反映され
た形で最新データとして書き込まれる。更に、この状態
ＳＴ２では、キャッシュメモリ２Ａ内のデータＡの制御
単位のデータは、同じ制御単位内へのＣＰＵ１Ｂからの
書き込みによりキャッシュメモリ２Ｂ内のデータよりも
古くなってしまうので、制御単位で無効化されている。
従って、この時点では、キャッシュメモリ２Ｂ内にのみ
ＣＰＵ１Ａ及びＣＰＵ１Ｂが書き込んだ最新データが存
在する。
は、制御単位がＭバイトとすると、各アクセス源のデー
タにはＭ／Ｎバイト以下のアクセス領域を割り当てるよ
うにすれば良い。図３は、キャッシュメモリ２Ａ，２Ｂ
の遷移状態を示す図であり、状態ＳＴ１〜ＳＴ８を示
す。状態ＳＴ１では、ＣＰＵ１Ａはキャッシュメモリ２
Ａ内のＣＰＵ１Ａ固有のアクセス領域にデータＡを制御
単位の最新データとして書き込む。この状態ＳＴ１で
は、キャッシュメモリ２Ｂ内ではデータＡと同じ制御単
位内で共存するデータが無効化されている。次に、状態
ＳＴ２では、ＣＰＵ１Ｂがキャッシュメモリ２Ｂ内のＣ
ＰＵ１Ｂ固有のアクセス領域にデータＢを書き込むが、
この際、同じ制御単位内で共存するデータＡも反映され
た形で最新データとして書き込まれる。更に、この状態
ＳＴ２では、キャッシュメモリ２Ａ内のデータＡの制御
単位のデータは、同じ制御単位内へのＣＰＵ１Ｂからの
書き込みによりキャッシュメモリ２Ｂ内のデータよりも
古くなってしまうので、制御単位で無効化されている。
従って、この時点では、キャッシュメモリ２Ｂ内にのみ
ＣＰＵ１Ａ及びＣＰＵ１Ｂが書き込んだ最新データが存
在する。
【００２６】次に、状態ＳＴ３では、新たにＣＰＵ１Ａ
からのデータＡ’の書き込みがあると、キャッシュメモ
リ２Ａ内にのみ両方のＣＰＵ１Ａ，１Ｂのアクセスによ
る最新データＡ’，Ｂが存在するようにキャッシュ処理
の制御が行われる。この状態ＳＴ３では、キャッシュメ
モリ２Ｂ内のデータＡ，Ｂの制御単位のデータは、同じ
制御単位内へのＣＰＵ１Ａからの書き込みによりキャッ
シュメモリ２Ａ内のデータよりも古くなってしまうの
で、制御単位で無効化されている。又、状態ＳＴ４で
は、新たにＣＰＵ１ＢからのデータＢ’の書き込みがあ
ると、キャッシュメモリ２Ｂ内にのみ両方のＣＰＵ１
Ａ，１Ｂのアクセスによる最新データＡ’，Ｂ’が存在
するようにキャッシュ処理の制御が行われる。この状態
ＳＴ４では、キャッシュメモリ２Ａ内のデータＡ’，Ｂ
の制御単位のデータは、同じ制御単位内へのＣＰＵ１Ｂ
からの書き込みによりキャッシュメモリ２Ｂ内のデータ
よりも古くなってしまうので、制御単位で無効化されて
いる。
からのデータＡ’の書き込みがあると、キャッシュメモ
リ２Ａ内にのみ両方のＣＰＵ１Ａ，１Ｂのアクセスによ
る最新データＡ’，Ｂが存在するようにキャッシュ処理
の制御が行われる。この状態ＳＴ３では、キャッシュメ
モリ２Ｂ内のデータＡ，Ｂの制御単位のデータは、同じ
制御単位内へのＣＰＵ１Ａからの書き込みによりキャッ
シュメモリ２Ａ内のデータよりも古くなってしまうの
で、制御単位で無効化されている。又、状態ＳＴ４で
は、新たにＣＰＵ１ＢからのデータＢ’の書き込みがあ
ると、キャッシュメモリ２Ｂ内にのみ両方のＣＰＵ１
Ａ，１Ｂのアクセスによる最新データＡ’，Ｂ’が存在
するようにキャッシュ処理の制御が行われる。この状態
ＳＴ４では、キャッシュメモリ２Ａ内のデータＡ’，Ｂ
の制御単位のデータは、同じ制御単位内へのＣＰＵ１Ｂ
からの書き込みによりキャッシュメモリ２Ｂ内のデータ
よりも古くなってしまうので、制御単位で無効化されて
いる。
【００２７】他方、ＣＰＵ１Ａ，１Ｂによるキャッシュ
メモリ２Ａ，２Ｂからの読み出しは、以下のように行わ
れる。状態ＳＴ５では、ＣＰＵ１Ａがキャッシュメモリ
２Ａから制御単位のデータＡ’を読み出そうとするが、
キャッシュメモリ２Ａ内の制御単位のデータは無効化さ
れておりデータＡ’はキャッシュメモリ２Ｂ内にあるの
で、先ずデータＡ’をデータＢ’と共にキャッシュメモ
リ２Ｂから読み出す。状態ＳＴ６では、ＣＰＵ１Ａがキ
ャッシュメモリ２Ｂから読み出した制御単位のデータ
Ａ’をＡ”としてデータＢ’と共にキャッシュメモリ２
Ａ内に書き込む。この状態ＳＴ６では、キャッシュメモ
リ２Ｂ内のデータＡ”，Ｂ’の制御単位のデータは、同
じ制御単位内へのＣＰＵ１Ａからの書き込みによりキャ
ッシュメモリ２Ａ内のデータよりも古くなってしまうの
で、制御単位で無効化されている。
メモリ２Ａ，２Ｂからの読み出しは、以下のように行わ
れる。状態ＳＴ５では、ＣＰＵ１Ａがキャッシュメモリ
２Ａから制御単位のデータＡ’を読み出そうとするが、
キャッシュメモリ２Ａ内の制御単位のデータは無効化さ
れておりデータＡ’はキャッシュメモリ２Ｂ内にあるの
で、先ずデータＡ’をデータＢ’と共にキャッシュメモ
リ２Ｂから読み出す。状態ＳＴ６では、ＣＰＵ１Ａがキ
ャッシュメモリ２Ｂから読み出した制御単位のデータ
Ａ’をＡ”としてデータＢ’と共にキャッシュメモリ２
Ａ内に書き込む。この状態ＳＴ６では、キャッシュメモ
リ２Ｂ内のデータＡ”，Ｂ’の制御単位のデータは、同
じ制御単位内へのＣＰＵ１Ａからの書き込みによりキャ
ッシュメモリ２Ａ内のデータよりも古くなってしまうの
で、制御単位で無効化されている。
【００２８】同様にして、状態ＳＴ７では、ＣＰＵ１Ｂ
がキャッシュメモリ２Ｂから制御単位のデータＢ’を読
み出そうとするが、キャッシュメモリ２Ｂ内の制御単位
のデータは無効化されておりデータＢ’はキャッシュメ
モリ２Ａ内にあるので、先ずデータＢ’をデータＡ”と
共にキャッシュメモリ２Ａから読み出す。状態ＳＴ８で
は、ＣＰＵ１Ｂがキャッシュメモリ２Ａから読み出した
制御単位のデータＢ’をＢ”としてデータＡ”と共にキ
ャッシュメモリ２Ｂ内に書き込む。この状態ＳＴ８で
は、キャッシュメモリ２Ａ内のデータＡ”，Ｂ’の制御
単位のデータは、同じ制御単位内へのＣＰＵ１Ｂからの
書き込みによりキャッシュメモリ２Ｂ内のデータよりも
古くなってしまうので、制御単位で無効化されている。
がキャッシュメモリ２Ｂから制御単位のデータＢ’を読
み出そうとするが、キャッシュメモリ２Ｂ内の制御単位
のデータは無効化されておりデータＢ’はキャッシュメ
モリ２Ａ内にあるので、先ずデータＢ’をデータＡ”と
共にキャッシュメモリ２Ａから読み出す。状態ＳＴ８で
は、ＣＰＵ１Ｂがキャッシュメモリ２Ａから読み出した
制御単位のデータＢ’をＢ”としてデータＡ”と共にキ
ャッシュメモリ２Ｂ内に書き込む。この状態ＳＴ８で
は、キャッシュメモリ２Ａ内のデータＡ”，Ｂ’の制御
単位のデータは、同じ制御単位内へのＣＰＵ１Ｂからの
書き込みによりキャッシュメモリ２Ｂ内のデータよりも
古くなってしまうので、制御単位で無効化されている。
【００２９】このようにして、アクセス源から見るとア
クセスするデータ長に関わり無く、制御単位で１つのデ
ータとしてキャッシュ処理が制御される。従って、制御
単位全体を１つのデータと見なしてキャッシュ処理を行
うことができる。又、このようなキャッシュ処理の制御
が行われている時に夫々のアクセス源が自分の書き込ん
だデータを読み出して確認することは、制御単位内のデ
ータを部分確認することと等価であるので、全てのアク
セス源が部分確認を行うことで結果的には全てのデータ
を確認したことになる。
クセスするデータ長に関わり無く、制御単位で１つのデ
ータとしてキャッシュ処理が制御される。従って、制御
単位全体を１つのデータと見なしてキャッシュ処理を行
うことができる。又、このようなキャッシュ処理の制御
が行われている時に夫々のアクセス源が自分の書き込ん
だデータを読み出して確認することは、制御単位内のデ
ータを部分確認することと等価であるので、全てのアク
セス源が部分確認を行うことで結果的には全てのデータ
を確認したことになる。
【００３０】又、上記の如きキャッシュ処理の制御にお
いては、アクセス源間で同期を取る必要が無く、次々に
アクセスパターンの試験を行うことができる。このた
め、上記の考えられるキャッシュメモリ試験方法に比べ
ると、制御単位のバイト数やアクセス源の数にもよる
が、試験時間を例えば数十分の一から数百分の一以下に
することができる。更に、同期制御が不要であるため、
同時アクセス等の試験を行うことも可能である。
いては、アクセス源間で同期を取る必要が無く、次々に
アクセスパターンの試験を行うことができる。このた
め、上記の考えられるキャッシュメモリ試験方法に比べ
ると、制御単位のバイト数やアクセス源の数にもよる
が、試験時間を例えば数十分の一から数百分の一以下に
することができる。更に、同期制御が不要であるため、
同時アクセス等の試験を行うことも可能である。
【００３１】図４は、本実施例におけるキャッシュタグ
３Ａ，３Ｂの状態遷移及びトランザクションを説明する
図である。図４において、初期状態では全てのタグは
「無効」（ＩＮＶ）とされている。そして、図３に示す
状態ＳＴ１では、ＣＰＵ１Ａに関するタグのみが「単一
最新」（ＥＸ＆Ｄ）となり、キャッシュタグ３Ａに記録
される。状態ＳＴ２では、キャッシュ処理の制御により
ＣＰＵ１Ｂに関するタグが「単一最新」（ＥＸ＆Ｄ）と
なりキャッシュタグ３Ｂに記録されると共に、ＣＰＵ１
Ａに関するタグは「無効」（ＩＮＶ）に変化してキャッ
シュタグ３Ａに記録される。又、状態ＳＴ３では、ＣＰ
Ｕ１Ａに関するタグが「単一最新」（ＥＸ＆Ｄ）となり
キャッシュタグ３Ａに記録されると共に、ＣＰＵ１Ｂに
関するタグは「無効」（ＩＮＶ）に変化してキャッシュ
タグ３Ｂに記録される。状態ＳＴ４では、キャッシュ処
理の制御によりＣＰＵ１Ｂに関するタグが「単一最新」
（ＥＸ＆Ｄ）となりキャッシュタグ３Ｂに記録されると
共に、ＣＰＵ１Ａに関するタグは「無効」（ＩＮＶ）に
変化してキャッシュタグ３Ａに記録される。更に、状態
ＳＴ５では、ＣＰＵ１Ａに関するタグが「共有複写」
（ＳＨ＆Ｍ）となりキャッシュタグ３Ａに記録される。
３Ａ，３Ｂの状態遷移及びトランザクションを説明する
図である。図４において、初期状態では全てのタグは
「無効」（ＩＮＶ）とされている。そして、図３に示す
状態ＳＴ１では、ＣＰＵ１Ａに関するタグのみが「単一
最新」（ＥＸ＆Ｄ）となり、キャッシュタグ３Ａに記録
される。状態ＳＴ２では、キャッシュ処理の制御により
ＣＰＵ１Ｂに関するタグが「単一最新」（ＥＸ＆Ｄ）と
なりキャッシュタグ３Ｂに記録されると共に、ＣＰＵ１
Ａに関するタグは「無効」（ＩＮＶ）に変化してキャッ
シュタグ３Ａに記録される。又、状態ＳＴ３では、ＣＰ
Ｕ１Ａに関するタグが「単一最新」（ＥＸ＆Ｄ）となり
キャッシュタグ３Ａに記録されると共に、ＣＰＵ１Ｂに
関するタグは「無効」（ＩＮＶ）に変化してキャッシュ
タグ３Ｂに記録される。状態ＳＴ４では、キャッシュ処
理の制御によりＣＰＵ１Ｂに関するタグが「単一最新」
（ＥＸ＆Ｄ）となりキャッシュタグ３Ｂに記録されると
共に、ＣＰＵ１Ａに関するタグは「無効」（ＩＮＶ）に
変化してキャッシュタグ３Ａに記録される。更に、状態
ＳＴ５では、ＣＰＵ１Ａに関するタグが「共有複写」
（ＳＨ＆Ｍ）となりキャッシュタグ３Ａに記録される。
【００３２】尚、図４中、「共有一致」（ＳＨ＆Ｃ）
は、主記憶装置６から読み出しを行って主記憶装置６と
キャッシュメモリ２Ａ又は２Ｂとの内容が一致している
状態を示す。又、各種トランズアクションは次のような
表記を用いて図示してあり、括弧〔 ］内はＴ（トラン
ズアクション）ーバス出力を表す。 Ｐ−ＲＤ： プロセッサリード Ｐ−ＷＴ： プロセッサライト ＲＰ： リプレース Ｔ−ＣＲ： Ｔーバスコヒレントリード Ｔ−ＣＲＩ： Ｔ−バスコヒレントリード・アンド・イ
ンバリデート Ｔ−ＣＩ： Ｔ−バスコヒレントインバリデート Ｔ−ＥＸ： Ｔ−バスエクスクルシブ Ｔ−ＲＰＬ： Ｔ−バスリプライ Ｔ−ＤＴ： Ｔ−バスデータトランスファ Ｔ−ＣＢ： Ｔ−バスコピーバック Ｔ−ＲＰ： Ｔ−バスリプレース Ｔ−Ｒ： Ｔ−バスリード Ｔ−Ｗ： Ｔ−バスライト Ｈ−ＣＲ： ＨＤＣコヒレントリード Ｈ−ＣＲＩ： ＨＤＣコヒレントリード・アンド・イン
バリデート Ｈ−ＣＩ： ＨＤＣコヒレントインバリデート Ｈ−ＬＤ： ＨＤＣデータロード Ｈ−ＲＰＬ： ＨＤＣリプライ Ｈ−ＤＴ： ＨＤＣデータトランスファ Ｈ−Ｒ： ＨＤＣリード Ｈ−Ｗ： ＨＤＣライト 図５〜図７は、夫々本実施例の動作を説明する図であ
る。図５は、本実施例におけるキャッシュ処理を模式的
に示す図である。又、図６は本実施例におけるスケジュ
ーラの処理を説明するフローチャートであり、図７は本
実施例における試験命令列を生成する処理を説明するフ
ローチャートである。
は、主記憶装置６から読み出しを行って主記憶装置６と
キャッシュメモリ２Ａ又は２Ｂとの内容が一致している
状態を示す。又、各種トランズアクションは次のような
表記を用いて図示してあり、括弧〔 ］内はＴ（トラン
ズアクション）ーバス出力を表す。 Ｐ−ＲＤ： プロセッサリード Ｐ−ＷＴ： プロセッサライト ＲＰ： リプレース Ｔ−ＣＲ： Ｔーバスコヒレントリード Ｔ−ＣＲＩ： Ｔ−バスコヒレントリード・アンド・イ
ンバリデート Ｔ−ＣＩ： Ｔ−バスコヒレントインバリデート Ｔ−ＥＸ： Ｔ−バスエクスクルシブ Ｔ−ＲＰＬ： Ｔ−バスリプライ Ｔ−ＤＴ： Ｔ−バスデータトランスファ Ｔ−ＣＢ： Ｔ−バスコピーバック Ｔ−ＲＰ： Ｔ−バスリプレース Ｔ−Ｒ： Ｔ−バスリード Ｔ−Ｗ： Ｔ−バスライト Ｈ−ＣＲ： ＨＤＣコヒレントリード Ｈ−ＣＲＩ： ＨＤＣコヒレントリード・アンド・イン
バリデート Ｈ−ＣＩ： ＨＤＣコヒレントインバリデート Ｈ−ＬＤ： ＨＤＣデータロード Ｈ−ＲＰＬ： ＨＤＣリプライ Ｈ−ＤＴ： ＨＤＣデータトランスファ Ｈ−Ｒ： ＨＤＣリード Ｈ−Ｗ： ＨＤＣライト 図５〜図７は、夫々本実施例の動作を説明する図であ
る。図５は、本実施例におけるキャッシュ処理を模式的
に示す図である。又、図６は本実施例におけるスケジュ
ーラの処理を説明するフローチャートであり、図７は本
実施例における試験命令列を生成する処理を説明するフ
ローチャートである。
【００３３】図５中、図１と同一部分には同一符号を付
し、その説明は省略する。図５において、主記憶装置６
とキャッシュメモリ２Ａ，２Ｂとの間のデータ転送及び
キャッシュメモリ２Ａ，２Ｂ間のデータ転送は、図５の
右側に示すように、上記制御単位で行われる。そして、
各ＣＰＵ１Ａ，１Ｂは、同じ領域の制御単位内で、且
つ、各ＣＰＵ１Ａ，１Ｂに対して割り当てられた固有の
異なる位置をアクセスする。ＣＰＵ１Ａは、ステップＳ
Ａにおいて、ＣＰＵ１Ａ用のランダムな試験用アクセス
命令列を図７と共に後述する処理により生成する。同様
にして、ＣＰＵ１Ｂは、ステップＳＢにおいて、ＣＰＵ
１Ｂ用のランダムな試験用アクセス命令列を図７と共に
後述する処理により生成する。つまり、制御単位に、各
アクセス源に固有のアクセス領域を割り当てる。
し、その説明は省略する。図５において、主記憶装置６
とキャッシュメモリ２Ａ，２Ｂとの間のデータ転送及び
キャッシュメモリ２Ａ，２Ｂ間のデータ転送は、図５の
右側に示すように、上記制御単位で行われる。そして、
各ＣＰＵ１Ａ，１Ｂは、同じ領域の制御単位内で、且
つ、各ＣＰＵ１Ａ，１Ｂに対して割り当てられた固有の
異なる位置をアクセスする。ＣＰＵ１Ａは、ステップＳ
Ａにおいて、ＣＰＵ１Ａ用のランダムな試験用アクセス
命令列を図７と共に後述する処理により生成する。同様
にして、ＣＰＵ１Ｂは、ステップＳＢにおいて、ＣＰＵ
１Ｂ用のランダムな試験用アクセス命令列を図７と共に
後述する処理により生成する。つまり、制御単位に、各
アクセス源に固有のアクセス領域を割り当てる。
【００３４】図６に示すスケジューラの処理は、各アク
セス源であるＣＰＵ１Ａ，１Ｂ及びアクセス領域のスケ
ジューリングを行う。このスケジューラは、ＣＰＵ１
Ａ，１Ｂの上位装置、或いは、ＣＰＵ１Ａ，１Ｂのうち
マスタとして使用される方のＣＰＵにより構成される。
図６において、ステップＳ１は、ランダムに試験領域を
獲得する。ステップＳ２は、獲得した試験領域に対して
制御単位内の分割を行う。そして、ステップＳ３は、分
割した領域を各アクセス源に対して割り付ける。
セス源であるＣＰＵ１Ａ，１Ｂ及びアクセス領域のスケ
ジューリングを行う。このスケジューラは、ＣＰＵ１
Ａ，１Ｂの上位装置、或いは、ＣＰＵ１Ａ，１Ｂのうち
マスタとして使用される方のＣＰＵにより構成される。
図６において、ステップＳ１は、ランダムに試験領域を
獲得する。ステップＳ２は、獲得した試験領域に対して
制御単位内の分割を行う。そして、ステップＳ３は、分
割した領域を各アクセス源に対して割り付ける。
【００３５】各アクセス源で実行する試験命令列は、図
７に示すように生成される。図７において、ステップＳ
１１は、ランダムな試験用アクセス命令列を作成する。
ステップＳ１２は、スケジューラのアクセス源毎に、ラ
ンダムな試験用アクセス命令列のアドレス部にスケージ
ューラからのアドレスを割り当てる。ステップＳ１３
は、全部のランダムな試験用アクセス命令列に対してア
ドレスの割り当てが完了したか否かを判定し、判定結果
がＮＯであると処理はステップＳ１２へ戻る。他方、ス
テップＳ１３の判定結果がＹＥＳの場合は、ステップＳ
１４が全部のランダムな試験用アクセス命令列に対して
全てのアクセス源の割り当てが完了したか否かを判定
し、判定結果がＮＯであると処理はステップＳ１２へ戻
る。ステップＳ１４の判定結果がＹＥＳの場合は、ステ
ップＳ１５が各アクセス源において生成されたランダム
な試験用アクセス命令列を実行し、最終結果を比較又は
確認することで試験を行う。つまり、キャッシュメモリ
制御機構に異常がなければ、最終結果は全て一致するは
ずであるので、不一致により異常を検出することができ
る。
７に示すように生成される。図７において、ステップＳ
１１は、ランダムな試験用アクセス命令列を作成する。
ステップＳ１２は、スケジューラのアクセス源毎に、ラ
ンダムな試験用アクセス命令列のアドレス部にスケージ
ューラからのアドレスを割り当てる。ステップＳ１３
は、全部のランダムな試験用アクセス命令列に対してア
ドレスの割り当てが完了したか否かを判定し、判定結果
がＮＯであると処理はステップＳ１２へ戻る。他方、ス
テップＳ１３の判定結果がＹＥＳの場合は、ステップＳ
１４が全部のランダムな試験用アクセス命令列に対して
全てのアクセス源の割り当てが完了したか否かを判定
し、判定結果がＮＯであると処理はステップＳ１２へ戻
る。ステップＳ１４の判定結果がＹＥＳの場合は、ステ
ップＳ１５が各アクセス源において生成されたランダム
な試験用アクセス命令列を実行し、最終結果を比較又は
確認することで試験を行う。つまり、キャッシュメモリ
制御機構に異常がなければ、最終結果は全て一致するは
ずであるので、不一致により異常を検出することができ
る。
【００３６】キャッシュメモリ間又はキャッシュメモリ
と主記憶装置との間のデータコヒレンシー制御は、アク
セス源からのタイミングが多様であり、制御の試験にお
いても重要な要素である。この点、本実施例によれば、
アクセス源間の同期を取らずにキャッシュメモリ間又は
キャッシュメモリと主記憶装置との間のデータコヒレン
シー制御の試験が可能となる。従って、本実施例では、
各アクセス源で実行する命令の種類や実行タイミングを
全く自由に設定することが可能である。
と主記憶装置との間のデータコヒレンシー制御は、アク
セス源からのタイミングが多様であり、制御の試験にお
いても重要な要素である。この点、本実施例によれば、
アクセス源間の同期を取らずにキャッシュメモリ間又は
キャッシュメモリと主記憶装置との間のデータコヒレン
シー制御の試験が可能となる。従って、本実施例では、
各アクセス源で実行する命令の種類や実行タイミングを
全く自由に設定することが可能である。
【００３７】又、多様なタイミングを作り出す方法とし
て、各アクセス源にランダムな順序でアクセス命令を実
行させることで、予測不可能なタイミングの発生をも可
能とすることができる。この場合、最終結果の確認は、
各アクセス源に同じランダムな試験用アクセス命令列を
実行させると共に、各アクセス領域を制御単位内のアク
セス源固有の領域とすることで、キャッシュメモリ制御
機構に異常がなければ実行結果が同一になることを利用
する。つまり、各アクセス源によるランダムな試験用ア
クセス命令列の実行結果を比較することで、キャッシュ
メモリ間又はキャッシュメモリと主記憶装置との間のデ
ータコヒレンシー制御の確認を行うことができる。
て、各アクセス源にランダムな順序でアクセス命令を実
行させることで、予測不可能なタイミングの発生をも可
能とすることができる。この場合、最終結果の確認は、
各アクセス源に同じランダムな試験用アクセス命令列を
実行させると共に、各アクセス領域を制御単位内のアク
セス源固有の領域とすることで、キャッシュメモリ制御
機構に異常がなければ実行結果が同一になることを利用
する。つまり、各アクセス源によるランダムな試験用ア
クセス命令列の実行結果を比較することで、キャッシュ
メモリ間又はキャッシュメモリと主記憶装置との間のデ
ータコヒレンシー制御の確認を行うことができる。
【００３８】次に、図７に示すステップＳ１１において
ランダムな試験用アクセス命令列を作成する方法の各種
実施例について図８〜図１５と共に説明する。図８は、
ランダムな試験用アクセス命令列を作成する方法の第１
実施例を説明するフローチャートであり、図９は、ポイ
ンタを説明する図である。
ランダムな試験用アクセス命令列を作成する方法の各種
実施例について図８〜図１５と共に説明する。図８は、
ランダムな試験用アクセス命令列を作成する方法の第１
実施例を説明するフローチャートであり、図９は、ポイ
ンタを説明する図である。
【００３９】図８において、ステップＳ２１は、図９に
示すポインタＰ１〜Ｐ３を初期設定し、ステップＳ２２
は、ランダム数を発生してＣＰＵが有するキャッシュメ
モリのランダム数値表領域にランダム数を格納する。ス
テップＳ２３は、キャッシュメモリ内でポインタＰ１の
示すランダム値をポインタＰ２からの相対値としてアク
セス命令テーブルから命令を選択する。ステップＳ２４
は、選択した命令をキャッシュメモリ内のポインタＰ３
の示す領域に格納する。ステップＳ２５は、ポインタＰ
１及びポインタＰ３を更新する。ステップＳ２６は、ポ
インタＰ３がアクセス命令列領域の最後に達したか否か
を判定し、判定結果がＮＯであると処理がステップＳ２
３に戻り、判定結果がＹＥＳであると処理が終了する。
示すポインタＰ１〜Ｐ３を初期設定し、ステップＳ２２
は、ランダム数を発生してＣＰＵが有するキャッシュメ
モリのランダム数値表領域にランダム数を格納する。ス
テップＳ２３は、キャッシュメモリ内でポインタＰ１の
示すランダム値をポインタＰ２からの相対値としてアク
セス命令テーブルから命令を選択する。ステップＳ２４
は、選択した命令をキャッシュメモリ内のポインタＰ３
の示す領域に格納する。ステップＳ２５は、ポインタＰ
１及びポインタＰ３を更新する。ステップＳ２６は、ポ
インタＰ３がアクセス命令列領域の最後に達したか否か
を判定し、判定結果がＮＯであると処理がステップＳ２
３に戻り、判定結果がＹＥＳであると処理が終了する。
【００４０】つまり、このランダムな試験用アクセス命
令列を作成する方法の第１実施例では、他のアクセス源
との各種タイミングによる競合状態を作り出せるよう
に、アクセス源の使用するアクセス命令として、ランダ
ムな並びの命令列を多数生成する論理を採用する。これ
により、競合状態等の試験精度を向上することができ
る。
令列を作成する方法の第１実施例では、他のアクセス源
との各種タイミングによる競合状態を作り出せるよう
に、アクセス源の使用するアクセス命令として、ランダ
ムな並びの命令列を多数生成する論理を採用する。これ
により、競合状態等の試験精度を向上することができ
る。
【００４１】図１０は、ランダムな試験用アクセス命令
列を作成する方法の第２実施例を説明するフローチャー
トであり、図１１は、ポインタを説明する図である。図
１０において、ステップＳ３１は、図１１に示すポイン
タＰ１及びポインタＰ２を初期設定し、ステップＳ３２
は、ポインタＰ１示すの領域に図８で説明した方法で作
成したランダムな試験用アクセス命令列を格納する。ス
テップＳ３３は、キャッシュメモリ内のポインタＰ１の
示す領域から命令を取り出し、ステップＳ３４は、命令
が書き込み命令であるか否かを判定する。ステップＳ３
４の判定結果がＮＯの場合は処理が後述するステップＳ
３９へ進み、ＹＥＳの場合は処理がステップＳ３５へ進
む。
列を作成する方法の第２実施例を説明するフローチャー
トであり、図１１は、ポインタを説明する図である。図
１０において、ステップＳ３１は、図１１に示すポイン
タＰ１及びポインタＰ２を初期設定し、ステップＳ３２
は、ポインタＰ１示すの領域に図８で説明した方法で作
成したランダムな試験用アクセス命令列を格納する。ス
テップＳ３３は、キャッシュメモリ内のポインタＰ１の
示す領域から命令を取り出し、ステップＳ３４は、命令
が書き込み命令であるか否かを判定する。ステップＳ３
４の判定結果がＮＯの場合は処理が後述するステップＳ
３９へ進み、ＹＥＳの場合は処理がステップＳ３５へ進
む。
【００４２】ステップＳ３５は、同じアドレスの読み出
し命令を生成し、キャッシュメモリ内のポインタＰ２の
示す領域に格納する。ステップＳ３６は、ポインタＰ２
を更新する。ステップＳ３７は、読み出しデータを加工
する演算命令を生成し、キャッシュメモリ内のポインタ
Ｐ２の示す領域に格納する。ステップＳ３８は、ポイン
タＰ２を更新する。ステップＳ３９は、取り出した命令
を、キャッシュメモリ内のポインタＰ２の示す領域に格
納する。ステップＳ４０は、ポインタＰ１及びポインタ
Ｐ２を更新し、ステップＳ４１は、ポインタＰ１がラン
ダムアクセス命令列が格納された領域の最後に達したか
否かを判定する。ステップＳ４１の判定結果がＮＯの場
合は処理がステップＳ３３へ戻り、ＹＥＳの場合は処理
が終了する。
し命令を生成し、キャッシュメモリ内のポインタＰ２の
示す領域に格納する。ステップＳ３６は、ポインタＰ２
を更新する。ステップＳ３７は、読み出しデータを加工
する演算命令を生成し、キャッシュメモリ内のポインタ
Ｐ２の示す領域に格納する。ステップＳ３８は、ポイン
タＰ２を更新する。ステップＳ３９は、取り出した命令
を、キャッシュメモリ内のポインタＰ２の示す領域に格
納する。ステップＳ４０は、ポインタＰ１及びポインタ
Ｐ２を更新し、ステップＳ４１は、ポインタＰ１がラン
ダムアクセス命令列が格納された領域の最後に達したか
否かを判定する。ステップＳ４１の判定結果がＮＯの場
合は処理がステップＳ３３へ戻り、ＹＥＳの場合は処理
が終了する。
【００４３】つまり、このランダムな試験用アクセス命
令列を作成する方法の第２実施例では、ランダムな順序
のアクセス命令列を生成する際に、先行の書き込みデー
タを読み出し、演算命令等で加工した後に再度書き込む
命令を組み込む論理を採用する。即ち、ランダムな並び
のアクセス命令を多数生成し、更に、書き込みと読み出
し命令の関係をデータの連鎖が行われるように命令の生
成を行う。これにより、先行したアクセスの結果に異常
があると、以後の結果も全て違ってくるため、最終的に
同じ命令列を実行した他のアクセス源の結果と異なるこ
ととなるので異常の検出ができる。従って、命令実行中
にキャッシュメモリのデータに異常があった場合の試験
精度を向上することが可能となる。
令列を作成する方法の第２実施例では、ランダムな順序
のアクセス命令列を生成する際に、先行の書き込みデー
タを読み出し、演算命令等で加工した後に再度書き込む
命令を組み込む論理を採用する。即ち、ランダムな並び
のアクセス命令を多数生成し、更に、書き込みと読み出
し命令の関係をデータの連鎖が行われるように命令の生
成を行う。これにより、先行したアクセスの結果に異常
があると、以後の結果も全て違ってくるため、最終的に
同じ命令列を実行した他のアクセス源の結果と異なるこ
ととなるので異常の検出ができる。従って、命令実行中
にキャッシュメモリのデータに異常があった場合の試験
精度を向上することが可能となる。
【００４４】図１２は、ランダムな試験用アクセス命令
列を作成する方法の第３実施例を説明するフローチャー
トであり、図１３は、ポインタを説明する図である。図
１２において、ステップＳ５１は図１３に示すポインタ
Ｐ１及びポインタＰ２を初期設定し、ステップＳ５２
は、ポインタＰ１示すの領域に図８で説明した方法で作
成したランダムな試験用アクセス命令列を格納する。ス
テップＳ５３は、キャッシュメモリ内のポインタＰ１の
示す領域から命令を取り出し、ステップＳ５４は、命令
が書き込み命令であるか否かを判定する。ステップＳ５
４の判定結果がＮＯの場合は処理が後述するステップＳ
５９へ進み、ＹＥＳの場合は処理がステップＳ５５へ進
む。
列を作成する方法の第３実施例を説明するフローチャー
トであり、図１３は、ポインタを説明する図である。図
１２において、ステップＳ５１は図１３に示すポインタ
Ｐ１及びポインタＰ２を初期設定し、ステップＳ５２
は、ポインタＰ１示すの領域に図８で説明した方法で作
成したランダムな試験用アクセス命令列を格納する。ス
テップＳ５３は、キャッシュメモリ内のポインタＰ１の
示す領域から命令を取り出し、ステップＳ５４は、命令
が書き込み命令であるか否かを判定する。ステップＳ５
４の判定結果がＮＯの場合は処理が後述するステップＳ
５９へ進み、ＹＥＳの場合は処理がステップＳ５５へ進
む。
【００４５】ステップＳ５５は、同じアドレスの読み出
し命令を生成し、キャッシュメモリ内のポインタＰ２の
示す領域に格納する。ステップＳ５６は、ポインタＰ２
を更新する。ステップＳ５７は、読み出しデータに対し
て一定の演算を行う予め準備された演算命令を、キャッ
シュメモリ内のポインタＰ２の示す領域に格納する。ス
テップＳ５８は、ポインタＰ２を更新する。ステップＳ
５９は、取り出した命令を、キャッシュメモリ内のポイ
ンタＰ２の示す領域に格納する。ステップＳ６０は、ポ
インタＰ１及びポインタＰ２を更新し、ステップＳ６１
は、ポインタＰ１がランダムアクセス命令列が格納され
た領域の最後に達したか否かを判定する。ステップＳ６
１の判定結果がＮＯの場合は処理がステップＳ５３へ戻
り、ＹＥＳの場合は処理が終了する。
し命令を生成し、キャッシュメモリ内のポインタＰ２の
示す領域に格納する。ステップＳ５６は、ポインタＰ２
を更新する。ステップＳ５７は、読み出しデータに対し
て一定の演算を行う予め準備された演算命令を、キャッ
シュメモリ内のポインタＰ２の示す領域に格納する。ス
テップＳ５８は、ポインタＰ２を更新する。ステップＳ
５９は、取り出した命令を、キャッシュメモリ内のポイ
ンタＰ２の示す領域に格納する。ステップＳ６０は、ポ
インタＰ１及びポインタＰ２を更新し、ステップＳ６１
は、ポインタＰ１がランダムアクセス命令列が格納され
た領域の最後に達したか否かを判定する。ステップＳ６
１の判定結果がＮＯの場合は処理がステップＳ５３へ戻
り、ＹＥＳの場合は処理が終了する。
【００４６】つまり、このランダムな試験用アクセス命
令列を作成する方法の第３実施例では、ランダムアクセ
ス命令列の生成において、読み出しデータの加工処理を
一定の法則に基づいて行う論理を採用している。ここ
で、一定の法則とは、定数による四則演算等を指す。こ
れにより、最終結果が各アクセス源自身で予測可能であ
るため各アクセス源毎に最終結果を予測結果と比較可能
となり、上記試験用タンダムアクセス命令列を作成する
方法の第２実施例のように他のアクセス源の最終結果と
比較する必要がなくなる。例えば、一定の法則が定数を
掛けるものであれば、最終結果は必ず定数のｎ（ｎは自
然数）乗になる。従って、命令実行中にキャッシュメモ
リのデータに異常があった場合の試験精度を向上するこ
とが可能となり、試験時間も短縮できる。
令列を作成する方法の第３実施例では、ランダムアクセ
ス命令列の生成において、読み出しデータの加工処理を
一定の法則に基づいて行う論理を採用している。ここ
で、一定の法則とは、定数による四則演算等を指す。こ
れにより、最終結果が各アクセス源自身で予測可能であ
るため各アクセス源毎に最終結果を予測結果と比較可能
となり、上記試験用タンダムアクセス命令列を作成する
方法の第２実施例のように他のアクセス源の最終結果と
比較する必要がなくなる。例えば、一定の法則が定数を
掛けるものであれば、最終結果は必ず定数のｎ（ｎは自
然数）乗になる。従って、命令実行中にキャッシュメモ
リのデータに異常があった場合の試験精度を向上するこ
とが可能となり、試験時間も短縮できる。
【００４７】図１４は、ランダムな試験用アクセス命令
列を作成する方法の第４実施例を説明するフローチャー
トであり、図１５は、ポインタを説明する図である。図
１４において、ステップＳ７１は図１５に示すポインタ
Ｐ１〜Ｐ３を初期設定し、ステップＳ７２は、ポインタ
Ｐ１示すの領域に図８で説明した方法で作成したランダ
ムな試験用アクセス命令列を格納する。ステップＳ７３
は、キャッシュメモリ内のポインタＰ１の示す領域から
命令を取り出し、ステップＳ７４は、命令が書き込み命
令であるか否かを判定する。ステップＳ７４の判定結果
がＮＯの場合は処理が後述するステップＳ８１へ進み、
ＹＥＳの場合は処理がステップＳ７５へ進む。
列を作成する方法の第４実施例を説明するフローチャー
トであり、図１５は、ポインタを説明する図である。図
１４において、ステップＳ７１は図１５に示すポインタ
Ｐ１〜Ｐ３を初期設定し、ステップＳ７２は、ポインタ
Ｐ１示すの領域に図８で説明した方法で作成したランダ
ムな試験用アクセス命令列を格納する。ステップＳ７３
は、キャッシュメモリ内のポインタＰ１の示す領域から
命令を取り出し、ステップＳ７４は、命令が書き込み命
令であるか否かを判定する。ステップＳ７４の判定結果
がＮＯの場合は処理が後述するステップＳ８１へ進み、
ＹＥＳの場合は処理がステップＳ７５へ進む。
【００４８】ステップＳ７５は、同じアドレスの読み出
し命令を生成し、キャッシュメモリ内のポインタＰ２の
示す領域に格納する。ステップＳ７６は、ポインタＰ２
を更新する。ステップＳ７７は、読み出しデータを加工
する演算命令を生成して、キャッシュメモリ内のポイン
タＰ２の示す領域に格納する。ステップＳ７８は、ポイ
ンタＰ２を更新する。ステップＳ７９は、取り出した命
令と同じ命令で、アドレス部にポインタＰ３を設定した
命令を、キャッシュメモリ内のポインタＰ２の示す領域
に格納する。ステップＳ８０は、ポインタＰ１及びポイ
ンタＰ２を更新し、ステップＳ８１は、取り出した命令
を、キャッシュメモリ内のポインタＰ２の示す領域に格
納する。ステップＳ８２は、ポインタＰ１及びポインタ
Ｐ２を更新し、ステップＳ８３はポインタＰ１がランダ
ムアクセス命令列が格納された領域の最後に達したか否
かを判定する。ステップＳ８３の判定結果がＮＯの場合
は処理がステップＳ７３へ戻り、ＹＥＳの場合は処理が
終了する。
し命令を生成し、キャッシュメモリ内のポインタＰ２の
示す領域に格納する。ステップＳ７６は、ポインタＰ２
を更新する。ステップＳ７７は、読み出しデータを加工
する演算命令を生成して、キャッシュメモリ内のポイン
タＰ２の示す領域に格納する。ステップＳ７８は、ポイ
ンタＰ２を更新する。ステップＳ７９は、取り出した命
令と同じ命令で、アドレス部にポインタＰ３を設定した
命令を、キャッシュメモリ内のポインタＰ２の示す領域
に格納する。ステップＳ８０は、ポインタＰ１及びポイ
ンタＰ２を更新し、ステップＳ８１は、取り出した命令
を、キャッシュメモリ内のポインタＰ２の示す領域に格
納する。ステップＳ８２は、ポインタＰ１及びポインタ
Ｐ２を更新し、ステップＳ８３はポインタＰ１がランダ
ムアクセス命令列が格納された領域の最後に達したか否
かを判定する。ステップＳ８３の判定結果がＮＯの場合
は処理がステップＳ７３へ戻り、ＹＥＳの場合は処理が
終了する。
【００４９】つまり、このランダムな試験用アクセス命
令列を作成する方法の第４実施例では、データ加工前の
データを各アクセス源に固有な別領域に全て記録してお
く論理を採用している。これにより、データの確認で異
常を検出した際に、記録されたデータの変化が一定の法
則に基づいていない部分を検索することで、ランダムな
試験用アクセス命令列のどの命令を実行中に異常が発生
したかを特定できる。尚、加工前のデータを記録する代
わりに加工後のデータを記録しても良い。
令列を作成する方法の第４実施例では、データ加工前の
データを各アクセス源に固有な別領域に全て記録してお
く論理を採用している。これにより、データの確認で異
常を検出した際に、記録されたデータの変化が一定の法
則に基づいていない部分を検索することで、ランダムな
試験用アクセス命令列のどの命令を実行中に異常が発生
したかを特定できる。尚、加工前のデータを記録する代
わりに加工後のデータを記録しても良い。
【００５０】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々な変形及び改良が可能であることは言う
までもない。
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々な変形及び改良が可能であることは言う
までもない。
【００５１】
【発明の効果】請求項１〜３記載の発明によれば、各プ
ロセッサ間の同期処理が不要となるので、高速な試験が
可能となる。請求項４及び５記載の発明によれば、各プ
ロセッサが実行するランダムな試験用アクセス命令が競
合し合うことで、予測できないようなアクセス競合タイ
ミングのトランズアクションについても試験が可能とな
る。
ロセッサ間の同期処理が不要となるので、高速な試験が
可能となる。請求項４及び５記載の発明によれば、各プ
ロセッサが実行するランダムな試験用アクセス命令が競
合し合うことで、予測できないようなアクセス競合タイ
ミングのトランズアクションについても試験が可能とな
る。
【００５２】請求項６記載の発明によれば、膨大な数の
ランダムな試験用アクセス命令を実行しても、途中で発
生するコヒレンシー制御異常によるデータ異常を確実に
検出することができる。請求項７記載の発明によれば、
各プロセッサの実行結果は各自で確認できるので、プロ
セッサ間で実行結果を比較する必要のなく、プログラム
制御が簡単になると共に試験時間を短縮できる。
ランダムな試験用アクセス命令を実行しても、途中で発
生するコヒレンシー制御異常によるデータ異常を確実に
検出することができる。請求項７記載の発明によれば、
各プロセッサの実行結果は各自で確認できるので、プロ
セッサ間で実行結果を比較する必要のなく、プログラム
制御が簡単になると共に試験時間を短縮できる。
【００５３】請求項８記載の発明によれば、試験用アク
セス命令列のどのアクセス命令で制御異常が発生したか
を容易に特定できる。従って、本発明によれば、同期制
御を必要とせず、アクセス競合に絡む膨大なトランズア
クションの試験であっても高速にアクセス源からキャッ
シュメモリへのアクセスを制御するキャッシュメモリ制
御機構を試験することができる。
セス命令列のどのアクセス命令で制御異常が発生したか
を容易に特定できる。従って、本発明によれば、同期制
御を必要とせず、アクセス競合に絡む膨大なトランズア
クションの試験であっても高速にアクセス源からキャッ
シュメモリへのアクセスを制御するキャッシュメモリ制
御機構を試験することができる。
【図１】本発明になるキャッシュメモリ試験方法を適用
し得るシステムの概略構成を示すブロック図である。
し得るシステムの概略構成を示すブロック図である。
【図２】実施例におけるアクセスの割り付けを説明する
図である。
図である。
【図３】実施例におけるキャッシュメモリの状態遷移を
説明する図である。
説明する図である。
【図４】実施例におけるキャッシュタグの状態遷移及び
トランザクションを説明する図である。
トランザクションを説明する図である。
【図５】実施例におけるキャッシュ処理を模式的に示す
図である。
図である。
【図６】実施例におけるスケジューラの処理を説明する
フローチャートである。
フローチャートである。
【図７】実施例における試験命令列を生成する処理を説
明するフローチャートである。
明するフローチャートである。
【図８】ランダムな試験用アクセス命令列を作成する方
法の第１実施例を説明するフローチャートである。
法の第１実施例を説明するフローチャートである。
【図９】ポインタを説明する図である。
【図１０】ランダムな試験用アクセス命令列を作成する
方法の第２実施例を説明するフローチャートである。
方法の第２実施例を説明するフローチャートである。
【図１１】ポインタを説明する図である。
【図１２】ランダムな試験用アクセス命令列を作成する
方法の第３実施例を説明するフローチャートである。
方法の第３実施例を説明するフローチャートである。
【図１３】ポインタを説明する図である。
【図１４】ランダムな試験用アクセス命令列を作成する
方法の第４実施例を説明するフローチャートである。
方法の第４実施例を説明するフローチャートである。
【図１５】ポインタを説明する図である。
【図１６】考えられるキャッシュ試験方法を説明するた
めのブロック図である。
めのブロック図である。
【図１７】ＣＰＵの動作を説明するフローチャートであ
る。
る。
１Ａ，１Ｂ ＣＰＵ ２Ａ，２Ｂ キャッシュメモリ ３Ａ，３Ｂ キャッシュタグ ４Ａ，４Ｂ キャッシュ制御部 ５ バス ６ 主記憶装置
Claims (8)
- 【請求項１】 各々がキャッシュメモリを有し、且つ、
アクセス源となるプロセッサが複数主記憶装置に対して
接続されているシステムにおいて、該キャッシュメモリ
間又は該キャッシュメモリと該主記憶装置との間のデー
タコヒレンシーを制御するキャッシュメモリ制御機構の
試験方法であって、 該データコヒレンシーの制御における機構的な最小単位
である制御単位をプロセッサの数に応じて分割し、分割
された該制御単位内に各プロセッサに固有で互いに異な
る位置のキャッシュメモリ内のアクセス領域を割り当て
る第１のステップと、 各プロセッサが同じ制御単位内で各々に固有なアクセス
領域に対してのみデータを書き込み読み出して、読み出
したデータに基づいてキャッシュメモリ制御機構の試験
を行う第２のステップとを含む、キャッシュメモリ試験
方法。 - 【請求項２】 前記第１のステップは、プロセッサの数
をＮ、前記制御単位の長さをＭバイトとすると、各プロ
セッサに対してＭ／Ｎバイト以下のアクセス領域を割り
当てる、請求項１記載のキャッシュメモリ試験方法。 - 【請求項３】 前記第２のステップは、各プロセッサ間
のアクセスの同期を取ることなくキャッシュメモリ制御
試験を行う、請求項１又は２記載のキャッシュメモリ試
験方法。 - 【請求項４】 前記第２のステップは、各プロセッサに
ランダムな順序で試験用のアクセス命令を実行させる、
請求項１〜３のうちいずれか１項記載のキャッシュメモ
リ試験方法。 - 【請求項５】 前記第２のステップは、各プロセッサに
同じアクセス命令列を実行させる、請求項４記載のキャ
ッシュメモリ試験方法。 - 【請求項６】 前記第２のステップは、先行するアクセ
ス命令が書き込んだアクセス領域のデータを後続するア
クセス命令が読み出し、読み出したデータに演算処理を
施して加工後に同じアクセス領域に書き込み、データを
連鎖させるアクセス命令列で各プロセッサの実行結果を
比較することによりキャッシュメモリ制御機構の試験を
行う、請求項４記載のキャッシュメモリ試験方法。 - 【請求項７】 前記第２のステップは、先行するアクセ
ス命令が書き込んだアクセス領域のデータを後続するア
クセス命令が読み出し、読み出したデータに一定の加工
を施した後に同じアクセス領域に書き込み、データを連
鎖させるアクセス命令列で各プロセッサ毎に実行結果を
予測結果と比較することによりキャッシュメモリ制御機
構の試験を行う、請求項４記載のキャッシュメモリ試験
方法。 - 【請求項８】 前記第２のステップは、読み出したデー
タ或いは加工後のデータを各プロセッサに固有の別領域
に全て記録し、データの確認で異常を検出した際に記録
されたデータの変化が一定の法則に基づいていない部分
を検索することで試験用アクセス命令列中異常が発生し
たアクセス命令を特定する、請求項７記載のキャッシュ
メモリ試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169049A JPH0916472A (ja) | 1995-07-04 | 1995-07-04 | キャッシュメモリ試験方法 |
| US08/635,399 US5748879A (en) | 1995-07-04 | 1996-04-26 | Cache memory testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7169049A JPH0916472A (ja) | 1995-07-04 | 1995-07-04 | キャッシュメモリ試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0916472A true JPH0916472A (ja) | 1997-01-17 |
Family
ID=15879386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7169049A Pending JPH0916472A (ja) | 1995-07-04 | 1995-07-04 | キャッシュメモリ試験方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5748879A (ja) |
| JP (1) | JPH0916472A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745292B1 (en) * | 1995-12-08 | 2004-06-01 | Ncr Corporation | Apparatus and method for selectively allocating cache lines in a partitioned cache shared by multiprocessors |
| US5960457A (en) * | 1997-05-01 | 1999-09-28 | Advanced Micro Devices, Inc. | Cache coherency test system and methodology for testing cache operation in the presence of an external snoop |
| JPH1145211A (ja) * | 1997-07-28 | 1999-02-16 | Fujitsu Ltd | 情報処理装置用試験装置および情報処理装置用試験方法 |
| US8055492B2 (en) * | 2002-01-10 | 2011-11-08 | International Business Machines Corporation | Non-unique results in design verification by test programs |
| US6912669B2 (en) * | 2002-02-21 | 2005-06-28 | International Business Machines Corporation | Method and apparatus for maintaining cache coherency in a storage system |
| US7107493B2 (en) * | 2003-01-21 | 2006-09-12 | Hewlett-Packard Development Company, L.P. | System and method for testing for memory errors in a computer system |
| US8850266B2 (en) | 2011-06-14 | 2014-09-30 | International Business Machines Corporation | Effective validation of execution units within a processor |
| US8930760B2 (en) | 2012-12-17 | 2015-01-06 | International Business Machines Corporation | Validating cache coherency protocol within a processor |
| CN105446840B (zh) * | 2015-11-24 | 2019-02-12 | 无锡江南计算技术研究所 | 一种Cache一致性极限测试方法 |
| CN111209604B (zh) * | 2018-11-22 | 2022-03-25 | 长鑫存储技术有限公司 | 一种存储器芯片的检测方法、装置和终端 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4686621A (en) * | 1983-06-30 | 1987-08-11 | Honeywell Information Systems Inc. | Test apparatus for testing a multilevel cache system with graceful degradation capability |
| DE3502147A1 (de) * | 1984-01-23 | 1985-08-08 | Hitachi Microcomputer Engineering Ltd., Kodaira, Tokio/Tokyo | Datenverarbeitungssystem mit verbesserter pufferspeichersteuerung |
| US5553262B1 (en) * | 1988-01-21 | 1999-07-06 | Mitsubishi Electric Corp | Memory apparatus and method capable of setting attribute of information to be cached |
| JP2872251B2 (ja) * | 1988-10-12 | 1999-03-17 | 株式会社日立製作所 | 情報処理システム |
| JPH0359741A (ja) * | 1989-07-28 | 1991-03-14 | Mitsubishi Electric Corp | キャッシュメモリ |
| JP2820752B2 (ja) * | 1990-01-19 | 1998-11-05 | 日本電信電話株式会社 | 密結合マルチプロセッサシステムにおけるキャッシュメモリ一致制御方法 |
| US5537574A (en) * | 1990-12-14 | 1996-07-16 | International Business Machines Corporation | Sysplex shared data coherency method |
| JP3192664B2 (ja) * | 1991-01-22 | 2001-07-30 | 株式会社日立製作所 | キャッシュメモリシステムおよびキャッシュメモリコントローラ |
| US5287503A (en) * | 1991-09-27 | 1994-02-15 | Sun Microsystems, Inc. | System having control registers coupled to a bus whereby addresses on the bus select a control register and a function to be performed on the control register |
| US5406504A (en) * | 1993-06-30 | 1995-04-11 | Digital Equipment | Multiprocessor cache examiner and coherency checker |
| JPH07129468A (ja) * | 1993-11-04 | 1995-05-19 | Matsushita Electric Ind Co Ltd | 主記憶制御装置 |
| US5544345A (en) * | 1993-11-08 | 1996-08-06 | International Business Machines Corporation | Coherence controls for store-multiple shared data coordinated by cache directory entries in a shared electronic storage |
| JP2665718B2 (ja) * | 1993-11-10 | 1997-10-22 | 日本電気エンジニアリング株式会社 | 情報処理装置のキャッシュメモリテスト方法 |
| US5546579A (en) * | 1994-05-02 | 1996-08-13 | International Business Machines Corporation | Page refreshing procedure using two locking granularities to ensure cache coherency in a multisystem database processing environment having a high-speed shared electronic store |
| US5603005A (en) * | 1994-12-27 | 1997-02-11 | Unisys Corporation | Cache coherency scheme for XBAR storage structure with delayed invalidates until associated write request is executed |
-
1995
- 1995-07-04 JP JP7169049A patent/JPH0916472A/ja active Pending
-
1996
- 1996-04-26 US US08/635,399 patent/US5748879A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5748879A (en) | 1998-05-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021203 |