JP2665718B2 - 情報処理装置のキャッシュメモリテスト方法 - Google Patents
情報処理装置のキャッシュメモリテスト方法Info
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Memory System Of A Hierarchy Structure (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、キャッシュメモリの
テスト方法、特に何種類かの容量のキャッシュメモリを
実装可能な情報処理装置のキャッシュメモリテスト方法
に関する。
テスト方法、特に何種類かの容量のキャッシュメモリを
実装可能な情報処理装置のキャッシュメモリテスト方法
に関する。
【０００２】
【従来の技術】一般に、キャッシュメモリを実装可能な
情報処理装置にあっては、その情報処理装置自体の正常
動作を保証するために行う起動時の自己診断において、
実装されたキャッシュメモリの正常動作をテストしてい
る。
情報処理装置にあっては、その情報処理装置自体の正常
動作を保証するために行う起動時の自己診断において、
実装されたキャッシュメモリの正常動作をテストしてい
る。
【０００３】図３にキャッシュメモリ実装の情報処理装
置に対するテストハードウェア構成を示し、図４に従来
の情報処理装置のキャッシュメモリテスト方法のフロー
チャートの一例を示す。尚、図４に示すテスト方法のフ
ローチャートは情報処理装置の自己診断のフローチャー
トの一部分を抜き出したものである。
置に対するテストハードウェア構成を示し、図４に従来
の情報処理装置のキャッシュメモリテスト方法のフロー
チャートの一例を示す。尚、図４に示すテスト方法のフ
ローチャートは情報処理装置の自己診断のフローチャー
トの一部分を抜き出したものである。
【０００４】ここで、キャッシュメモリとは、メインメ
モリよりも高速に動作するメモリ素子を用いて、メイン
メモリに対して頻繁にアクセスするデータをメインメモ
リからこれに複写しておき、そのデータの受け渡しをメ
インメモリに代わって行うもので、処理速度を速くする
ために使用される。
モリよりも高速に動作するメモリ素子を用いて、メイン
メモリに対して頻繁にアクセスするデータをメインメモ
リからこれに複写しておき、そのデータの受け渡しをメ
インメモリに代わって行うもので、処理速度を速くする
ために使用される。
【０００５】図３において、キャッシュミスヒット判定
回路３０４というものがある。これは、ＣＰＵ３０１か
らメインメモリ３０３へのデータの読み出し要求が発生
したときに、要求したデータがキャッシュメモリ３０２
から読み出せない、つまりキャッシュミスヒットが起き
た場合に、メインメモリ３０３からデータを読み出し、
ＣＰＵ３０１が要求したデータを引き取ると共にキャッ
シュメモリ３０２へそのデータを送って書き込む。この
ようなキャッシュメモリ３０２へのデータの流れを監視
することで、キャッシュミスヒットの有無を判定するも
のである。
回路３０４というものがある。これは、ＣＰＵ３０１か
らメインメモリ３０３へのデータの読み出し要求が発生
したときに、要求したデータがキャッシュメモリ３０２
から読み出せない、つまりキャッシュミスヒットが起き
た場合に、メインメモリ３０３からデータを読み出し、
ＣＰＵ３０１が要求したデータを引き取ると共にキャッ
シュメモリ３０２へそのデータを送って書き込む。この
ようなキャッシュメモリ３０２へのデータの流れを監視
することで、キャッシュミスヒットの有無を判定するも
のである。
【０００６】従来のキャッシュメモリテスト方法は、キ
ャッシュメモリ容量が２通りとなる場合に適用できた
が、この方法の概略を次に説明する。
ャッシュメモリ容量が２通りとなる場合に適用できた
が、この方法の概略を次に説明する。
【０００７】キャッシュテスト用データを、実装可能な
キャッシュメモリの最大容量に相当する分作成して、こ
れを下位のアドレスから全て読み込んだ後、再び下位の
アドレスから同じ順序で実装可能な２通りのキャッシュ
メモリの容量のうち、小さい方の容量に相当する分のデ
ータを読み込む。
キャッシュメモリの最大容量に相当する分作成して、こ
れを下位のアドレスから全て読み込んだ後、再び下位の
アドレスから同じ順序で実装可能な２通りのキャッシュ
メモリの容量のうち、小さい方の容量に相当する分のデ
ータを読み込む。
【０００８】そして、そのときのキャッシュミスヒッ
ト、またはキャッシュヒットの発生状況により、キャッ
シュシステムの正常／異常、及びキャッシュメモリ容量
を判断する。
ト、またはキャッシュヒットの発生状況により、キャッ
シュシステムの正常／異常、及びキャッシュメモリ容量
を判断する。
【０００９】続いて、実装されているキャッシュメモリ
容量分のテスト用データを、下位のアドレスから読み込
み、もう一度、同じデータを読み込んで、キャッシュミ
スヒットしていないか、また読み込んだデータが正常な
値であるかを確認して、キャッシュシステム及びキャッ
シュメモリのテストをする。
容量分のテスト用データを、下位のアドレスから読み込
み、もう一度、同じデータを読み込んで、キャッシュミ
スヒットしていないか、また読み込んだデータが正常な
値であるかを確認して、キャッシュシステム及びキャッ
シュメモリのテストをする。
【００１０】次に図４のフローチャートを用いて詳細を
説明する。
説明する。
【００１１】従来方法では、キャッシュメモリ容量が２
通りである場合のテストしかできないため、図４の例の
フローチャートでは、実装できるキャッシュメモリのメ
モリ容量が６４キロバイトと１２８キロバイトの２通り
である場合を想定している。
通りである場合のテストしかできないため、図４の例の
フローチャートでは、実装できるキャッシュメモリのメ
モリ容量が６４キロバイトと１２８キロバイトの２通り
である場合を想定している。
【００１２】前処理を行うために、図４のステップ４０
１で、キャッシュ無効化処理を行ってキャッシュメモリ
を動作させないようにしてから、ステップ４０２で、キ
ャッシュメモリをテストするためのテスト用データをメ
インメモリに、実装可能なキャッシュメモリの最大容量
分である１２８キロバイト分作成する。
１で、キャッシュ無効化処理を行ってキャッシュメモリ
を動作させないようにしてから、ステップ４０２で、キ
ャッシュメモリをテストするためのテスト用データをメ
インメモリに、実装可能なキャッシュメモリの最大容量
分である１２８キロバイト分作成する。
【００１３】このテスト用データは、例えばアドレスが
10000Hでは00H 、10001Hでは01H 、…、100FFHではFFH
、10100Hでは00H 、…、1FFFFHではFFH というよう
に、内容をアドレスと共に１ずつ増加させていき、デー
タの内容がそのデータのあるアドレスの下位二桁と一致
するように設定する。これにより、ステップ４１３に
て、読み込みデータの値の正常／異常の確認がデータを
読み込んだときの値とアドレスとの比較で可能となる。
10000Hでは00H 、10001Hでは01H 、…、100FFHではFFH
、10100Hでは00H 、…、1FFFFHではFFH というよう
に、内容をアドレスと共に１ずつ増加させていき、デー
タの内容がそのデータのあるアドレスの下位二桁と一致
するように設定する。これにより、ステップ４１３に
て、読み込みデータの値の正常／異常の確認がデータを
読み込んだときの値とアドレスとの比較で可能となる。
【００１４】次にステップ４０３で、キャッシュメモリ
のテストプログラムをキャッシュ対象外のメモリ領域、
つまりデータの読み込みでキャッシュミスヒットが発生
してもそのデータのキャッシュメモリへの書き込みが行
われないメモリ上の領域（キャッシュ適用外エリア）へ
複写する。そして、実行するプログラムをキャッシュ対
象外のメモリ領域に複写したテストプログラムに切り替
える。これにより、テストプログラムがキャッシュメモ
リに取り込まれて、テスト用データ以外のデータがキャ
ッシュメモリに取り込まれることがないようにする。
のテストプログラムをキャッシュ対象外のメモリ領域、
つまりデータの読み込みでキャッシュミスヒットが発生
してもそのデータのキャッシュメモリへの書き込みが行
われないメモリ上の領域（キャッシュ適用外エリア）へ
複写する。そして、実行するプログラムをキャッシュ対
象外のメモリ領域に複写したテストプログラムに切り替
える。これにより、テストプログラムがキャッシュメモ
リに取り込まれて、テスト用データ以外のデータがキャ
ッシュメモリに取り込まれることがないようにする。
【００１５】その次にステップ４０４でキャッシュメモ
リを動作可能にした後、ステップ４０５により、テスト
用データを下位のアドレスから１２８キロバイト分、全
て読み込む。すると、図５に示すように、キャッシュメ
モリのメモリ容量が１２８キロバイトのときは、テスト
用データは全てキャッシュメモリに取り込まれることに
なる。
リを動作可能にした後、ステップ４０５により、テスト
用データを下位のアドレスから１２８キロバイト分、全
て読み込む。すると、図５に示すように、キャッシュメ
モリのメモリ容量が１２８キロバイトのときは、テスト
用データは全てキャッシュメモリに取り込まれることに
なる。
【００１６】ところが、キャッシュメモリには、空き領
域がないときにキャッシュミスヒットが起きた場合、読
み出し回数が少なく、長い時間読み出されていないデー
タから上書きしていくという性質がある。この性質によ
り、先に読み込んだ下位のアドレスのデータから先に上
書きされていくので、上位のアドレスから６４キロバイ
ト分のデータがキャッシュメモリに残ることになる。
域がないときにキャッシュミスヒットが起きた場合、読
み出し回数が少なく、長い時間読み出されていないデー
タから上書きしていくという性質がある。この性質によ
り、先に読み込んだ下位のアドレスのデータから先に上
書きされていくので、上位のアドレスから６４キロバイ
ト分のデータがキャッシュメモリに残ることになる。
【００１７】このことから、次にステップ４０６で、下
位のアドレスから６４キロバイト分（図５の場合、1000
0H〜1FFFFH）のテスト用データを読み込んだときに、ス
テップ４０７，４０８で、全てのキャッシュ転送幅毎の
先頭のバイトデータの読み込みにおいて、キャッシュミ
スヒットになればキャッシュメモリの容量は６４キロバ
イトとなる。逆に、全てにおいてキャッシュミスヒット
にならなければキャッシュメモリの容量は１２８キロバ
イトであるということが判断できる。
位のアドレスから６４キロバイト分（図５の場合、1000
0H〜1FFFFH）のテスト用データを読み込んだときに、ス
テップ４０７，４０８で、全てのキャッシュ転送幅毎の
先頭のバイトデータの読み込みにおいて、キャッシュミ
スヒットになればキャッシュメモリの容量は６４キロバ
イトとなる。逆に、全てにおいてキャッシュミスヒット
にならなければキャッシュメモリの容量は１２８キロバ
イトであるということが判断できる。
【００１８】また、キャッシュヒット、キャッシュミス
ヒットが相互に発生して混在している場合では、メモリ
の故障やデータ化け等が起きていると考えられ、キャッ
シュシステムが異常であると判断して、ステップ４１４
によりエラー処理を行う。
ヒットが相互に発生して混在している場合では、メモリ
の故障やデータ化け等が起きていると考えられ、キャッ
シュシステムが異常であると判断して、ステップ４１４
によりエラー処理を行う。
【００１９】尚、ここでいうキャッシュ転送幅とは、キ
ャッシュミスヒットしたときに、キャッシュメモリに転
送するデータの量のことである。例えばキャッシュ転送
幅が１６バイトであれば、アドレス10000Hのデータの読
み込みでキャッシュミスヒットしたときには、ミスヒッ
トしたアドレスから１６バイト分である、アドレス1000
0H〜1000FHのデータをキャッシュメモリに複写する。つ
まり、アドレス10000Hのデータを読み込むときに、キャ
ッシュミスヒットするとアドレス10000H〜1000FHのデー
タをキャッシュメモリに複写するため、続けてアドレス
10001Hのデータを読み込んでもキャッシュヒットとな
り、データが上書きされたことの確認はできない。この
ため、キャッシュ転送幅毎にキャッシュミスヒットかど
うかをテストしている。
ャッシュミスヒットしたときに、キャッシュメモリに転
送するデータの量のことである。例えばキャッシュ転送
幅が１６バイトであれば、アドレス10000Hのデータの読
み込みでキャッシュミスヒットしたときには、ミスヒッ
トしたアドレスから１６バイト分である、アドレス1000
0H〜1000FHのデータをキャッシュメモリに複写する。つ
まり、アドレス10000Hのデータを読み込むときに、キャ
ッシュミスヒットするとアドレス10000H〜1000FHのデー
タをキャッシュメモリに複写するため、続けてアドレス
10001Hのデータを読み込んでもキャッシュヒットとな
り、データが上書きされたことの確認はできない。この
ため、キャッシュ転送幅毎にキャッシュミスヒットかど
うかをテストしている。
【００２０】次に、ステップ４０７，４０８での結果か
ら、実装しているキャッシュメモリの容量が判定できる
ので、キャッシュメモリ容量分のテスト用データをステ
ップ４０９あるいは４１０で読み込み直し、キャッシュ
メモリ内の値を再設定する。そして、ステップ４１１
で、ステップ４０９あるいは４１０で読み込んだテスト
用データと同じデータを再び読み込んで、ステップ４１
２，４１３により、全てのデータの読み込みでキャッシ
ュヒットとなることと、読み込んだ値が正常であること
を確認して終了する。また、キャッシュミスヒットが発
生したり、読み込んだデータの値が正常でなかった場合
には、ステップ４１４によりエラー処理を行う。
ら、実装しているキャッシュメモリの容量が判定できる
ので、キャッシュメモリ容量分のテスト用データをステ
ップ４０９あるいは４１０で読み込み直し、キャッシュ
メモリ内の値を再設定する。そして、ステップ４１１
で、ステップ４０９あるいは４１０で読み込んだテスト
用データと同じデータを再び読み込んで、ステップ４１
２，４１３により、全てのデータの読み込みでキャッシ
ュヒットとなることと、読み込んだ値が正常であること
を確認して終了する。また、キャッシュミスヒットが発
生したり、読み込んだデータの値が正常でなかった場合
には、ステップ４１４によりエラー処理を行う。
【００２１】しかしながら、上記のような従来の情報処
理装置のキャッシュメモリテスト方法では、実装可能な
キャッシュメモリの容量が２通りである場合のみのテス
トしかできないため、キャッシュメモリの交換や増設な
どで、メモリ容量が幾通りかになる場合にはテストがで
きないという問題がある。
理装置のキャッシュメモリテスト方法では、実装可能な
キャッシュメモリの容量が２通りである場合のみのテス
トしかできないため、キャッシュメモリの交換や増設な
どで、メモリ容量が幾通りかになる場合にはテストがで
きないという問題がある。
【００２２】
【発明が解決しようとする課題】以上述べたように、従
来の情報処理装置のキャッシュメモリテスト方法では、
実装可能なキャッシュメモリの容量が２通りである場合
のみのテストしかできないため、キャッシュメモリの交
換や増設などで、メモリ容量が幾通りかになる場合には
テストができないという問題がある。
来の情報処理装置のキャッシュメモリテスト方法では、
実装可能なキャッシュメモリの容量が２通りである場合
のみのテストしかできないため、キャッシュメモリの交
換や増設などで、メモリ容量が幾通りかになる場合には
テストができないという問題がある。
【００２３】この発明は上記の課題を解決するためにな
されたもので、キャッシュメモリのメモリ容量が幾通り
にもなる場合でも、キャッシュメモリを実装しているこ
とを示す信号線を設けたり、ジャンパストラップスイッ
チ等の機械的なスイッチを容量に合わせて変更するよう
な作業をしなくても、キャッシュメモリのテストが可能
な情報処理装置のキャッシュメモリテスト方法を提供す
ることを目的とする。
されたもので、キャッシュメモリのメモリ容量が幾通り
にもなる場合でも、キャッシュメモリを実装しているこ
とを示す信号線を設けたり、ジャンパストラップスイッ
チ等の機械的なスイッチを容量に合わせて変更するよう
な作業をしなくても、キャッシュメモリのテストが可能
な情報処理装置のキャッシュメモリテスト方法を提供す
ることを目的とする。
【００２４】尚、特開昭６３−２５５７５１号公報に
は、メインメモリのメモリ容量を増設した場合に、増設
分を含めた全体のメモリ容量を自動的に検出できるよう
にして、メモリ容量を確実にＣＰＵ内部で認識できるよ
うにした、「メインメモリ容量自動検出装置」が開示さ
れている。しかしながら、この公報はメインメモリのメ
モリ容量を自動的に検出する技術を開示しているにすぎ
ず、本発明のようにキャッシュメモリのテストおよび容
量を判断するものとは対象とする分野および技術が全く
異なる。
は、メインメモリのメモリ容量を増設した場合に、増設
分を含めた全体のメモリ容量を自動的に検出できるよう
にして、メモリ容量を確実にＣＰＵ内部で認識できるよ
うにした、「メインメモリ容量自動検出装置」が開示さ
れている。しかしながら、この公報はメインメモリのメ
モリ容量を自動的に検出する技術を開示しているにすぎ
ず、本発明のようにキャッシュメモリのテストおよび容
量を判断するものとは対象とする分野および技術が全く
異なる。
【００２５】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、数種のメモリ容量のキャッシュメモリが
実装可能で、キャッシュテストプログラムを格納できる
分のキャッシュ動作が行われないメモリ領域を備え、メ
インメモリからデータを読み出したときに、そのデータ
がキャッシュメモリから読み出されたというキャッシュ
ヒットか、読み出されなかったというキャッシュミスヒ
ットかを判定ができる回路を備えた情報処理装置におい
て、前記メインメモリにキャッシュのテスト用のデータ
を値に規則性を持たせて設定する処理の第１のステップ
と、メインメモリからキャッシュメモリ容量分以上の量
のデータを読み込むことにより、キャッシュメモリ内全
てにメインメモリのデータを転送した後、データを読み
込み直す処理の第２のステップと、この第２のステップ
により、各データを読み込んだときのキャッシュヒッ
ト、またキャッシュミスヒットの発生状況を前記メイン
メモリに記録してキャッシュヒット／ミスヒット情報保
存テーブルを作成する第３のステップと、第２のステッ
プ及び第３のステップで作成されたキャッシュヒット／
ミスヒット情報保存テーブルにより、キャッシュ転送幅
毎の各先頭データを読み込んだときのキャッシュヒッ
ト、またはキャッシュミスヒットの発生状況からキャッ
シュメモリシステムの正常／異常を判定する第４のステ
ップと、前記第１、第２、第４のステップにより、第１
ステップで行ったデータ設定の規則性を基に、キャッシ
ュヒットしたデータに対してその値の正誤を確認してキ
ャッシュメモリの正常／異常を判定する第５ステップ
と、前記第１、第２、第４、第５のステップにより、デ
ータの読み込みでキャッシュヒットしたデータの量から
キャッシュメモリの容量を判定する第６のステップとを
具備して構成される。
にこの発明は、数種のメモリ容量のキャッシュメモリが
実装可能で、キャッシュテストプログラムを格納できる
分のキャッシュ動作が行われないメモリ領域を備え、メ
インメモリからデータを読み出したときに、そのデータ
がキャッシュメモリから読み出されたというキャッシュ
ヒットか、読み出されなかったというキャッシュミスヒ
ットかを判定ができる回路を備えた情報処理装置におい
て、前記メインメモリにキャッシュのテスト用のデータ
を値に規則性を持たせて設定する処理の第１のステップ
と、メインメモリからキャッシュメモリ容量分以上の量
のデータを読み込むことにより、キャッシュメモリ内全
てにメインメモリのデータを転送した後、データを読み
込み直す処理の第２のステップと、この第２のステップ
により、各データを読み込んだときのキャッシュヒッ
ト、またキャッシュミスヒットの発生状況を前記メイン
メモリに記録してキャッシュヒット／ミスヒット情報保
存テーブルを作成する第３のステップと、第２のステッ
プ及び第３のステップで作成されたキャッシュヒット／
ミスヒット情報保存テーブルにより、キャッシュ転送幅
毎の各先頭データを読み込んだときのキャッシュヒッ
ト、またはキャッシュミスヒットの発生状況からキャッ
シュメモリシステムの正常／異常を判定する第４のステ
ップと、前記第１、第２、第４のステップにより、第１
ステップで行ったデータ設定の規則性を基に、キャッシ
ュヒットしたデータに対してその値の正誤を確認してキ
ャッシュメモリの正常／異常を判定する第５ステップ
と、前記第１、第２、第４、第５のステップにより、デ
ータの読み込みでキャッシュヒットしたデータの量から
キャッシュメモリの容量を判定する第６のステップとを
具備して構成される。
【００２６】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。尚、この発明は図３に示した情報処理
装置にそのまま適用可能なので、そのハードウェア構成
については説明を省略する。また、ここでは情報処理装
置に６４，１２８，２５６，５１２キロバイトの容量を
持つキャッシュメモリのいずれかが実装可能である場合
を想定する。
詳細に説明する。尚、この発明は図３に示した情報処理
装置にそのまま適用可能なので、そのハードウェア構成
については説明を省略する。また、ここでは情報処理装
置に６４，１２８，２５６，５１２キロバイトの容量を
持つキャッシュメモリのいずれかが実装可能である場合
を想定する。
【００２７】図１はこの発明に係るキャッシュメモリの
テスト方法を示すフローチャートである。
テスト方法を示すフローチャートである。
【００２８】図１において、テスト用データの作成等の
前処理を行うために、ステップ１０１でキャッシュメモ
リを動作不可とする。次にステップ１０２で、キャッシ
ュメモリをテストするためのテスト用データを、実装可
能なキャッシュメモリの最大容量分である５１２キロバ
イト分、メインメモリ上に作成する。
前処理を行うために、ステップ１０１でキャッシュメモ
リを動作不可とする。次にステップ１０２で、キャッシ
ュメモリをテストするためのテスト用データを、実装可
能なキャッシュメモリの最大容量分である５１２キロバ
イト分、メインメモリ上に作成する。
【００２９】このとき、データの内容をアドレスが大き
くなるのと共に、１ずつ増加させていく。すると、ステ
ップ１０８にて、キャッシュメモリから読み出されたデ
ータの値の正常／異常の確認が可能となる。
くなるのと共に、１ずつ増加させていく。すると、ステ
ップ１０８にて、キャッシュメモリから読み出されたデ
ータの値の正常／異常の確認が可能となる。
【００３０】次にステップ１０３により、キャッシュメ
モリのテストプログラムをキャッシュ対象外のメモリ領
域に複写し、キャッシュ対象外のメモリ領域でテストプ
ログラムを実行させる。これによりキャッシュメモリの
テストプログラムがキャッシュメモリに書き込まれるこ
とを防ぐ。
モリのテストプログラムをキャッシュ対象外のメモリ領
域に複写し、キャッシュ対象外のメモリ領域でテストプ
ログラムを実行させる。これによりキャッシュメモリの
テストプログラムがキャッシュメモリに書き込まれるこ
とを防ぐ。
【００３１】次にステップ１０４により、キャッシュメ
モリの動作を可能にしてから、ステップ１０５により、
テスト用データを下位のアドレスから５１２キロバイト
分（図２の場合、10000H〜8FFFFH）を全て読み込む。
モリの動作を可能にしてから、ステップ１０５により、
テスト用データを下位のアドレスから５１２キロバイト
分（図２の場合、10000H〜8FFFFH）を全て読み込む。
【００３２】すると、図２に示すように、キャッシュメ
モリのメモリ容量が５１２キロバイトのときは、テスト
用データは全てキャッシュメモリに取り込まれる。しか
し、２５６キロバイトのキャッシュメモリでは上位アド
レスから２５６キロバイト分（図２の場合、50000H〜8F
FFFH）、１２８キロバイトのキャッシュメモリでは上位
アドレスから１２８キロバイト分（図２の場合70000H〜
8FFFFH）、また６４キロバイトのキャッシュメモリでは
上位アドレスから６４キロバイト分（図２の場合、8000
0H〜8FFFFH）のデータのみが、キャッシュメモリに残る
ことになる。
モリのメモリ容量が５１２キロバイトのときは、テスト
用データは全てキャッシュメモリに取り込まれる。しか
し、２５６キロバイトのキャッシュメモリでは上位アド
レスから２５６キロバイト分（図２の場合、50000H〜8F
FFFH）、１２８キロバイトのキャッシュメモリでは上位
アドレスから１２８キロバイト分（図２の場合70000H〜
8FFFFH）、また６４キロバイトのキャッシュメモリでは
上位アドレスから６４キロバイト分（図２の場合、8000
0H〜8FFFFH）のデータのみが、キャッシュメモリに残る
ことになる。
【００３３】次にステップ１０６で、上位アドレスから
テスト用データの再読み込みを行っていく。ここでは実
装できるキャッシュメモリの容量が６４キロバイトの倍
数となっているため、テスト用データの領域を６４キロ
バイト毎に区切ってテストしていく例について述べる。
テスト用データの再読み込みを行っていく。ここでは実
装できるキャッシュメモリの容量が６４キロバイトの倍
数となっているため、テスト用データの領域を６４キロ
バイト毎に区切ってテストしていく例について述べる。
【００３４】次にステップ１０７により、テスト用デー
タのキャッシュ転送幅毎の先頭のバイトデータの読み込
みでキャッシュヒット／ミスヒットの確認をして、その
結果をキャッシュヒット／ミスヒット情報保存テーブル
に記録しておく。ここでキャッシュヒットした場合に
は、これに続いてキャッシュメモリの正常／異常の確認
のため、そのキャッシュ転送幅の先頭のデータから、キ
ャッシュ転送幅分の全てのデータに対して読み込みを行
い、それぞれのデータを読み込んだときにキャッシュヒ
ットしていること、及び読み込んだ値が正常であること
を、ステップ１０８において確認する。
タのキャッシュ転送幅毎の先頭のバイトデータの読み込
みでキャッシュヒット／ミスヒットの確認をして、その
結果をキャッシュヒット／ミスヒット情報保存テーブル
に記録しておく。ここでキャッシュヒットした場合に
は、これに続いてキャッシュメモリの正常／異常の確認
のため、そのキャッシュ転送幅の先頭のデータから、キ
ャッシュ転送幅分の全てのデータに対して読み込みを行
い、それぞれのデータを読み込んだときにキャッシュヒ
ットしていること、及び読み込んだ値が正常であること
を、ステップ１０８において確認する。
【００３５】このとき、キャッシュミスヒットしていた
り、データが残っていた場合には、キャッシュメモリが
異常であることを示す処理をステップ１１２で行う。そ
して、次のステップ１０９において、指定したアドレス
の範囲の６４キロバイト分のデータを使ってテストする
までステップ１０６〜１０８の処理を繰り返す。
り、データが残っていた場合には、キャッシュメモリが
異常であることを示す処理をステップ１１２で行う。そ
して、次のステップ１０９において、指定したアドレス
の範囲の６４キロバイト分のデータを使ってテストする
までステップ１０６〜１０８の処理を繰り返す。
【００３６】指定したアドレスの範囲の６４キロバイト
分のテスト用データ（ここでは図２の場合、80000H〜8F
FFFH）を読み込み終わったとき、ステップ１１０におい
てステップ１０７で設定したキャッシュ転送幅毎のデー
タの読み込みのときのキャッシュヒット／ミスヒットの
情報について、キャッシュヒット／ミスヒット情報保存
テーブルを参照し、全てのキャッシュ転送幅毎のデータ
の読み込みでキャッシュヒット、または全てのキャッシ
ュミスヒットを示していることを確認する。
分のテスト用データ（ここでは図２の場合、80000H〜8F
FFFH）を読み込み終わったとき、ステップ１１０におい
てステップ１０７で設定したキャッシュ転送幅毎のデー
タの読み込みのときのキャッシュヒット／ミスヒットの
情報について、キャッシュヒット／ミスヒット情報保存
テーブルを参照し、全てのキャッシュ転送幅毎のデータ
の読み込みでキャッシュヒット、または全てのキャッシ
ュミスヒットを示していることを確認する。
【００３７】想定した４種類のキャッシュメモリでは、
６４キロバイト単位でデータを取り込めるので、いずれ
かが実装されていれば、キャッシュ転送幅毎のデータの
読み込みでは全てにおいてキャッシュヒットを示す。ま
た、実装されていなければ、全てのキャッシュミスヒッ
トを示す。
６４キロバイト単位でデータを取り込めるので、いずれ
かが実装されていれば、キャッシュ転送幅毎のデータの
読み込みでは全てにおいてキャッシュヒットを示す。ま
た、実装されていなければ、全てのキャッシュミスヒッ
トを示す。
【００３８】したがって、指定した６４キロバイトでの
キャッシュ転送幅毎のデータの読み込みで、あるデータ
を読み込んだときはキャッシュヒットしたが、あるデー
タではキャッシュミスヒットしたということは、正常で
あれば有り得ないので、キャッシュヒットとミスヒット
が混在して発生していれば、ステップ１１２へ分岐し
て、キャッシュメモリが異常であることを示す処理を行
う。
キャッシュ転送幅毎のデータの読み込みで、あるデータ
を読み込んだときはキャッシュヒットしたが、あるデー
タではキャッシュミスヒットしたということは、正常で
あれば有り得ないので、キャッシュヒットとミスヒット
が混在して発生していれば、ステップ１１２へ分岐し
て、キャッシュメモリが異常であることを示す処理を行
う。
【００３９】ここで、全てのキャッシュ転送幅毎の読み
込みにおいてキャッシュヒットを示した場合には、テス
トに用いられた６４キロバイトのデータが複写された分
のキャッシュメモリの領域に関しては正常であることが
確認できたことになる。そこで、次のステップ１１１に
て、６４キロバイト毎のキャッシュメモリのテストを実
行した回数をカウントしておく。これにより、キャッシ
ュメモリの容量に比例した数値を得ることができ、これ
からキャッシュメモリ容量が算出できる。
込みにおいてキャッシュヒットを示した場合には、テス
トに用いられた６４キロバイトのデータが複写された分
のキャッシュメモリの領域に関しては正常であることが
確認できたことになる。そこで、次のステップ１１１に
て、６４キロバイト毎のキャッシュメモリのテストを実
行した回数をカウントしておく。これにより、キャッシ
ュメモリの容量に比例した数値を得ることができ、これ
からキャッシュメモリ容量が算出できる。
【００４０】また、同じくステップ１１１にて、次の下
位のアドレスの６４キロバイト分のテスト用データを使
って行うテストの準備のために、読み込むデータの対象
アドレスを６４キロバイト分下げる。そして、次のステ
ップ１１３にて、キャッシュメモリのテストが完了した
ことを確認としてキャッシュメモリの容量分全てテスト
したことの確認を行う。
位のアドレスの６４キロバイト分のテスト用データを使
って行うテストの準備のために、読み込むデータの対象
アドレスを６４キロバイト分下げる。そして、次のステ
ップ１１３にて、キャッシュメモリのテストが完了した
ことを確認としてキャッシュメモリの容量分全てテスト
したことの確認を行う。
【００４１】つまり、５１２キロバイトのテスト用デー
タ全てを使い、テストを行った場合（実装可能なキャッ
シュメモリの最大容量である５１２キロバイトのテスト
が終了した場合）、またはキャッシュ転送幅毎の全ての
データの読み込みで、キャッシュミスヒットを示した場
合（キャッシュメモリの容量が小さいため、テストに使
ったアドレスの範囲の６４キロバイトのデータは取り込
めていなかった場合）のどちらかであれば、キャッシュ
メモリのテストを正常終了させる。
タ全てを使い、テストを行った場合（実装可能なキャッ
シュメモリの最大容量である５１２キロバイトのテスト
が終了した場合）、またはキャッシュ転送幅毎の全ての
データの読み込みで、キャッシュミスヒットを示した場
合（キャッシュメモリの容量が小さいため、テストに使
ったアドレスの範囲の６４キロバイトのデータは取り込
めていなかった場合）のどちらかであれば、キャッシュ
メモリのテストを正常終了させる。
【００４２】ステップ１１３の判断で、キャッシュメモ
リのテストを継続させる場合、以降、同様の手順で６４
キロバイト毎の下位アドレスのデータを使い、テストを
行う。つまり、次の６４キロバイト分（図２の場合、70
000H〜7FFFFH）のテスト用データも同様に、また、この
ときキャッシュヒットを示した場合に行うデータ（つま
りはメモリ）の正常／異常の確認は、データ転送幅分の
全てのデータそれぞれに対して行う。
リのテストを継続させる場合、以降、同様の手順で６４
キロバイト毎の下位アドレスのデータを使い、テストを
行う。つまり、次の６４キロバイト分（図２の場合、70
000H〜7FFFFH）のテスト用データも同様に、また、この
ときキャッシュヒットを示した場合に行うデータ（つま
りはメモリ）の正常／異常の確認は、データ転送幅分の
全てのデータそれぞれに対して行う。
【００４３】尚、データの正常／異常の確認では、デー
タがキャッシュメモリから読み出されたことの確認のた
めに、キャッシュヒットしていることを確認する。デー
タの値が異常であった場合には、ステップ１１２でエラ
ー処理を行う。
タがキャッシュメモリから読み出されたことの確認のた
めに、キャッシュヒットしていることを確認する。デー
タの値が異常であった場合には、ステップ１１２でエラ
ー処理を行う。
【００４４】また、キャッシュ転送幅毎に行うキャッシ
ュヒット／ミスヒットの確認において、６４キロバイト
のキャッシュメモリを実装している場合、正常であれば
全てのキャッシュミスヒットを示す。したがって、全て
のキャッシュミスヒットを示せば、キャッシュメモリの
容量は６４キロバイトであると判断できる。
ュヒット／ミスヒットの確認において、６４キロバイト
のキャッシュメモリを実装している場合、正常であれば
全てのキャッシュミスヒットを示す。したがって、全て
のキャッシュミスヒットを示せば、キャッシュメモリの
容量は６４キロバイトであると判断できる。
【００４５】さらにまた、他の容量を持つキャッシュメ
モリを実装している場合には、全てのキャッシュヒット
を示せば正常である。しかし、キャッシュヒットとミス
ヒットが混在した場合には、キャッシュメモリが異常で
あることを示す処理をする。
モリを実装している場合には、全てのキャッシュヒット
を示せば正常である。しかし、キャッシュヒットとミス
ヒットが混在した場合には、キャッシュメモリが異常で
あることを示す処理をする。
【００４６】そして、次にキャッシュメモリのメモリ容
量が６４キロバイトであった場合、キャッシュ転送幅毎
のデータの読み込みで、全てのキャッシュミスヒットと
なるので、ステップ１１３の処理により、キャッシュメ
モリのテストが終了となる。
量が６４キロバイトであった場合、キャッシュ転送幅毎
のデータの読み込みで、全てのキャッシュミスヒットと
なるので、ステップ１１３の処理により、キャッシュメ
モリのテストが終了となる。
【００４７】次の６４キロバイト分（図２の場合、6000
0H〜6FFFFH）のテスト用データを読み込むと、１２８キ
ロバイトのキャッシュメモリでは、キャッシュ転送幅毎
の、全てのデータの読み込みのときに、全てキャッシュ
ミスヒットを示せば正常である。逆に、全てキャッシュ
ミスヒットであった場合に、キャッシュメモリの容量は
１２８キロバイトであると判断できる。
0H〜6FFFFH）のテスト用データを読み込むと、１２８キ
ロバイトのキャッシュメモリでは、キャッシュ転送幅毎
の、全てのデータの読み込みのときに、全てキャッシュ
ミスヒットを示せば正常である。逆に、全てキャッシュ
ミスヒットであった場合に、キャッシュメモリの容量は
１２８キロバイトであると判断できる。
【００４８】また、２５６，５１２キロバイトのキャッ
シュメモリが実装されている場合では、全てキャッシュ
ヒットを示せば正常である。しかし、キャッシュヒット
とミスヒットが混在して発生している場合には、キャッ
シュメモリが異常であることを示す処理をする。
シュメモリが実装されている場合では、全てキャッシュ
ヒットを示せば正常である。しかし、キャッシュヒット
とミスヒットが混在して発生している場合には、キャッ
シュメモリが異常であることを示す処理をする。
【００４９】そして、キャッシュヒットしたデータを先
頭に、キャッシュ転送幅分、全てのデータの読み込みで
値を確認してキャッシュメモリの正常／異常の判断をす
る。このときには、読み込んだデータがキャッシュメモ
リから読み出されたものであることの確認として、キャ
ッシュヒットしていることも確認する。
頭に、キャッシュ転送幅分、全てのデータの読み込みで
値を確認してキャッシュメモリの正常／異常の判断をす
る。このときには、読み込んだデータがキャッシュメモ
リから読み出されたものであることの確認として、キャ
ッシュヒットしていることも確認する。
【００５０】また、ステップ１０７の処理により、キャ
ッシュメモリのメモリ容量が１２８キロバイトの場合、
キャッシュ転送幅毎のキャッシュヒット／ミスヒットテ
ストにおいて、全てのデータ読み込みでキャッシュミス
ヒットとなるため、ステップ１１３によりキャッシュメ
モリのテストは終了となる。
ッシュメモリのメモリ容量が１２８キロバイトの場合、
キャッシュ転送幅毎のキャッシュヒット／ミスヒットテ
ストにおいて、全てのデータ読み込みでキャッシュミス
ヒットとなるため、ステップ１１３によりキャッシュメ
モリのテストは終了となる。
【００５１】次の６４キロバイト分（図２の場合、5000
0H〜5FFFFH）のテスト用データの読み込みでは、２５
６，５１２キロバイトのどちらのキャッシュメモリを実
装していても、正常であれば、キャッシュ転送幅毎のデ
ータの読み込みで、全てキャッシュヒットを示す。キャ
ッシュヒットとミスヒットが混在した場合にはキャッシ
ュメモリが異常であることを示す処理をする。
0H〜5FFFFH）のテスト用データの読み込みでは、２５
６，５１２キロバイトのどちらのキャッシュメモリを実
装していても、正常であれば、キャッシュ転送幅毎のデ
ータの読み込みで、全てキャッシュヒットを示す。キャ
ッシュヒットとミスヒットが混在した場合にはキャッシ
ュメモリが異常であることを示す処理をする。
【００５２】そして、キャッシュ転送幅毎のデータの読
み込みのときにキャッシュヒットを示したデータがあれ
ば、そのデータからキャッシュ転送幅分全てについて読
み込んだデータの値の確認と、そのデータを読み込んだ
ときにキャッシュヒットしていることの確認をして、キ
ャッシュメモリの正常／異常の判断をする。
み込みのときにキャッシュヒットを示したデータがあれ
ば、そのデータからキャッシュ転送幅分全てについて読
み込んだデータの値の確認と、そのデータを読み込んだ
ときにキャッシュヒットしていることの確認をして、キ
ャッシュメモリの正常／異常の判断をする。
【００５３】次の６４キロバイト分（図２の場合、4000
0H〜4FFFFH）のテスト用データを読み込むと、２５６キ
ロバイトのキャッシュメモリでは、キャッシュ転送幅毎
のデータの読み込みで、全てキャッシュミスヒットを示
せば正常である。逆に全てキャッシュミスヒットを示せ
ば、キャッシュメモリの容量は２５６キロバイトである
と判断できる。
0H〜4FFFFH）のテスト用データを読み込むと、２５６キ
ロバイトのキャッシュメモリでは、キャッシュ転送幅毎
のデータの読み込みで、全てキャッシュミスヒットを示
せば正常である。逆に全てキャッシュミスヒットを示せ
ば、キャッシュメモリの容量は２５６キロバイトである
と判断できる。
【００５４】また、５１２キロバイトのキャッシュメモ
リでは、全てキャッシュヒットを示せば正常である。し
かし、このときキャッシュヒットとミスヒットが混在し
ている場合には、キャッシュメモリが異常であることを
示す処理をする。また、キャッシュ転送幅毎のキャッシ
ュヒット／ミスヒットの確認でキャッシュヒットしたデ
ータがあればそのデータを先頭にデータの転送幅分、全
てのデータについて読み込みを行い、読み込んだ値の正
常／異常、及び読み込んだときにキャッシュヒットして
いることを確認して、キャッシュメモリの正常／異常の
判断をする。
リでは、全てキャッシュヒットを示せば正常である。し
かし、このときキャッシュヒットとミスヒットが混在し
ている場合には、キャッシュメモリが異常であることを
示す処理をする。また、キャッシュ転送幅毎のキャッシ
ュヒット／ミスヒットの確認でキャッシュヒットしたデ
ータがあればそのデータを先頭にデータの転送幅分、全
てのデータについて読み込みを行い、読み込んだ値の正
常／異常、及び読み込んだときにキャッシュヒットして
いることを確認して、キャッシュメモリの正常／異常の
判断をする。
【００５５】さらにまた、この処理でキャッシュメモリ
のメモリ容量が２５６キロバイトの場合、キャッシュ転
送幅毎の全てのデータの読み込みのときに、キャッシュ
メモリのテストは終了となる。
のメモリ容量が２５６キロバイトの場合、キャッシュ転
送幅毎の全てのデータの読み込みのときに、キャッシュ
メモリのテストは終了となる。
【００５６】以後、ステップ１１３で終了判定となるま
で、６４キロバイト分ずつ、テスト用データを読み込ん
でいき、キャッシュ転送幅毎のデータの読み込みで、全
てキャッシュヒットであるか、または全てキャッシュミ
スヒットであるかを確認する。キャッシュヒットとミス
ヒットが混在した場合には、キャッシュメモリが異常で
あることを示す処理をする。
で、６４キロバイト分ずつ、テスト用データを読み込ん
でいき、キャッシュ転送幅毎のデータの読み込みで、全
てキャッシュヒットであるか、または全てキャッシュミ
スヒットであるかを確認する。キャッシュヒットとミス
ヒットが混在した場合には、キャッシュメモリが異常で
あることを示す処理をする。
【００５７】そして、データ転送幅毎のデータの読み込
みのときにキャッシュヒットしたデータがあれば、その
データを先頭にデータ転送幅分、全てのデータを個々に
読み込んで、キャッシュヒットしたことと、読み込んだ
データの値の正常／異常を確認してキャッシュメモリの
正常／異常の判断をする。
みのときにキャッシュヒットしたデータがあれば、その
データを先頭にデータ転送幅分、全てのデータを個々に
読み込んで、キャッシュヒットしたことと、読み込んだ
データの値の正常／異常を確認してキャッシュメモリの
正常／異常の判断をする。
【００５８】尚、図１のステップ１０５におけるテスト
用データの読み込みを上位のアドレスから行った場合に
おいても、ステップ１０６において、下位のアドレスか
ら６４キロバイトずつ再読み込みをしていき、ステップ
１１１では読み込み先のアドレスを６４キロバイト繰り
上げることとすると、同様にキャッシュメモリのテスト
が可能である。
用データの読み込みを上位のアドレスから行った場合に
おいても、ステップ１０６において、下位のアドレスか
ら６４キロバイトずつ再読み込みをしていき、ステップ
１１１では読み込み先のアドレスを６４キロバイト繰り
上げることとすると、同様にキャッシュメモリのテスト
が可能である。
【００５９】また、この例では６４キロバイト毎にテス
トしており、６４キロバイト単位でキャッシュメモリ容
量が増減する場合に有効である。また，３２キロバイト
毎にテストすれば、３２キロバイト単位で容量が増減す
る場合のテストができ、１６キロバイト毎にテストすれ
ば、１６キロバイト単位で容量が増減する場合のテスト
が可能となる。
トしており、６４キロバイト単位でキャッシュメモリ容
量が増減する場合に有効である。また，３２キロバイト
毎にテストすれば、３２キロバイト単位で容量が増減す
る場合のテストができ、１６キロバイト毎にテストすれ
ば、１６キロバイト単位で容量が増減する場合のテスト
が可能となる。
【００６０】したがって、上記のキャッシュメモリテス
ト方法によれば、キャッシュメモリのメモリ容量が幾通
りに増減する場合でも、容量に合わせて機械的なスイッ
チを設定するような作業を行わなくてもテストが可能で
あり、キャッシュメモリのメモリ容量を判断することが
できる。
ト方法によれば、キャッシュメモリのメモリ容量が幾通
りに増減する場合でも、容量に合わせて機械的なスイッ
チを設定するような作業を行わなくてもテストが可能で
あり、キャッシュメモリのメモリ容量を判断することが
できる。
【００６１】尚、この発明は上記実施例に限定されるも
のではなく、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
のではなく、この発明の要旨を逸脱しない範囲で種々変
形しても同様に実施可能であることはいうまでもない。
【００６２】
【発明の効果】以上述べたようにこの発明によれば、キ
ャッシュメモリのメモリ容量が幾通りにもなる場合で
も、キャッシュメモリを実装していることを示す信号線
を設けたり、ジャンパストラップスイッチ等の機械的な
スイッチを容量に合わせて変更するような作業をしなく
ても、キャッシュメモリのテストが可能なキャッシュメ
モリのテスト方法を提供することができる。
ャッシュメモリのメモリ容量が幾通りにもなる場合で
も、キャッシュメモリを実装していることを示す信号線
を設けたり、ジャンパストラップスイッチ等の機械的な
スイッチを容量に合わせて変更するような作業をしなく
ても、キャッシュメモリのテストが可能なキャッシュメ
モリのテスト方法を提供することができる。
【図１】この発明の一実施例による情報処理装置のキャ
ッシュメモリテスト方法の処理ステップを示すフローチ
ャートである。
ッシュメモリテスト方法の処理ステップを示すフローチ
ャートである。
【図２】同実施例のキャッシュメモリテスト方法でのメ
インメモリのアドレス領域とキャッシュメモリの種類別
容量との関係を示す図である。
インメモリのアドレス領域とキャッシュメモリの種類別
容量との関係を示す図である。
【図３】この発明が適用されるキャッシュメモリ実装の
情報処理装置の構成を示すブロック回路図である。
情報処理装置の構成を示すブロック回路図である。
【図４】従来の情報処理装置のキャッシュメモリテスト
方法を示すフローチャートである。
方法を示すフローチャートである。
【図５】従来のキャッシュメモリテスト方法でのメイン
メモリのアドレス領域とキャッシュメモリの種類別容量
との関係を示す図である。
メモリのアドレス領域とキャッシュメモリの種類別容量
との関係を示す図である。
３０１ ＣＰＵ ３０２ キャッシュメモリ ３０３ メインメモリ ３０４ キャッシュミスヒット判定回路
Claims (2)
- 【請求項１】 数種のメモリ容量のキャッシュメモリが
実装可能で、キャッシュテストプログラムを格納できる
分のキャッシュ動作が行われないメモリ領域を備え、メ
インメモリからデータを読み出したときに、そのデータ
がキャッシュメモリから読み出されたというキャッシュ
ヒットか、読み出されなかったというキャッシュミスヒ
ットかを判定ができる回路を備えた情報処理装置におい
て、 前記メインメモリにキャッシュのテスト用のデータを値
に規則性を持たせて設定する第１のステップと、 メインメモリからキャッシュメモリ容量分以上の量のデ
ータを読み込むことにより、キャッシュメモリ内全てに
メインメモリのデータを転送した後、データを読み込み
直す第２のステップと、 この第２のステップにより、各データを読み込んだとき
のキャッシュヒット、またキャッシュミスヒットの発生
状況を前記メインメモリに記録してキャッシュヒット／
ミスヒット情報保存テーブルを作成する第３のステップ
と、 第２のステップ及び第３のステップで作成されたキャッ
シュヒット／ミスヒット情報保存テーブルにより、キャ
ッシュ転送幅毎の各先頭データを読み込んだときのキャ
ッシュヒット、またはキャッシュミスヒットの発生状況
からキャッシュメモリシステムの正常／異常を判定する
第４のステップと、 前記第１、第２、第４のステップにより、第１ステップ
で行ったデータ設定の規則性を基に、キャッシュヒット
したデータに対してその値の正誤を確認してキャッシュ
メモリの正常／異常を判定する第５ステップと、 前記第１、第２、第４、第５のステップにより、データ
の読み込みでキャッシュヒットしたデータの量からキャ
ッシュメモリの容量を判定する第６のステップとを具備
することを特徴とする情報処理装置のキャッシュメモリ
テスト方法。 - 【請求項２】 さらに、前記第４のステップで異常と判
定されたとき、エラー処理を行う第７のステップを備え
るようにしたことを特徴とする請求項１記載の情報処理
装置のキャッシュメモリテスト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280791A JP2665718B2 (ja) | 1993-11-10 | 1993-11-10 | 情報処理装置のキャッシュメモリテスト方法 |
| US08/332,082 US5513344A (en) | 1993-11-10 | 1994-11-01 | Method of testing cache memories used for an information processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5280791A JP2665718B2 (ja) | 1993-11-10 | 1993-11-10 | 情報処理装置のキャッシュメモリテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07134663A JPH07134663A (ja) | 1995-05-23 |
| JP2665718B2 true JP2665718B2 (ja) | 1997-10-22 |
Family
ID=17630015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5280791A Expired - Fee Related JP2665718B2 (ja) | 1993-11-10 | 1993-11-10 | 情報処理装置のキャッシュメモリテスト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5513344A (ja) |
| JP (1) | JP2665718B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0916472A (ja) * | 1995-07-04 | 1997-01-17 | Fujitsu Ltd | キャッシュメモリ試験方法 |
| US5680544A (en) * | 1995-09-05 | 1997-10-21 | Digital Equipment Corporation | Method for testing an on-chip cache for repair |
| US5794243A (en) * | 1995-12-11 | 1998-08-11 | International Business Machines Corporation | Method and apparatus for executing a binary search in a data cache |
| US5740353A (en) * | 1995-12-14 | 1998-04-14 | International Business Machines Corporation | Method and apparatus for creating a multiprocessor verification environment |
| US5859962A (en) * | 1995-12-21 | 1999-01-12 | Ncr Corporation | Automated verification of digital design |
| US5893152A (en) * | 1996-03-08 | 1999-04-06 | Sun Microsystems, Inc. | Method and apparatus that detects and tolerates inconsistencies between the cache and main memory, and the translation lookaside buffer and the virtual memory page table in main memory |
| US8229844B2 (en) | 1996-06-05 | 2012-07-24 | Fraud Control Systems.Com Corporation | Method of billing a purchase made over a computer network |
| US20030195848A1 (en) | 1996-06-05 | 2003-10-16 | David Felger | Method of billing a purchase made over a computer network |
| US7555458B1 (en) | 1996-06-05 | 2009-06-30 | Fraud Control System.Com Corporation | Method of billing a purchase made over a computer network |
| US5831987A (en) * | 1996-06-17 | 1998-11-03 | Network Associates, Inc. | Method for testing cache memory systems |
| JP3288304B2 (ja) | 1998-07-01 | 2002-06-04 | 富士通株式会社 | キャッシュ試験装置およびキャッシュ試験方法 |
| GB2345163A (en) * | 1998-12-24 | 2000-06-28 | Inventec Corp | Detecting capacity of cache memories |
| US7529890B1 (en) * | 2004-08-25 | 2009-05-05 | Unisys Corporation | System, apparatus and method for facilitating on-chip testing |
| JP2007088522A (ja) * | 2005-09-16 | 2007-04-05 | Ricoh Co Ltd | 画像処理装置 |
| CN101615145B (zh) * | 2009-07-24 | 2011-12-07 | 中兴通讯股份有限公司 | 一种提高存储器数据缓存可靠性的方法和装置 |
| DE102010027287A1 (de) * | 2010-07-16 | 2012-01-19 | Siemens Aktiengesellschaft | Verfahren und Vorrichtung zum prüfen eines Hauptspeichers eines Prozessors |
| US8572323B2 (en) * | 2010-12-30 | 2013-10-29 | Freescale Semiconductor, Inc. | Cache result register for quick cache information lookup |
| US9619382B2 (en) * | 2013-08-19 | 2017-04-11 | Intel Corporation | Systems and methods for read request bypassing a last level cache that interfaces with an external fabric |
| US9665468B2 (en) | 2013-08-19 | 2017-05-30 | Intel Corporation | Systems and methods for invasive debug of a processor without processor execution of instructions |
| US9632947B2 (en) | 2013-08-19 | 2017-04-25 | Intel Corporation | Systems and methods for acquiring data for loads at different access times from hierarchical sources using a load queue as a temporary storage buffer and completing the load early |
| US9361227B2 (en) | 2013-08-30 | 2016-06-07 | Soft Machines, Inc. | Systems and methods for faster read after write forwarding using a virtual address |
| US9542290B1 (en) | 2016-01-29 | 2017-01-10 | International Business Machines Corporation | Replicating test case data into a cache with non-naturally aligned data boundaries |
| US10169180B2 (en) | 2016-05-11 | 2019-01-01 | International Business Machines Corporation | Replicating test code and test data into a cache with non-naturally aligned data boundaries |
| US10055320B2 (en) * | 2016-07-12 | 2018-08-21 | International Business Machines Corporation | Replicating test case data into a cache and cache inhibited memory |
| US10223225B2 (en) | 2016-11-07 | 2019-03-05 | International Business Machines Corporation | Testing speculative instruction execution with test cases placed in memory segments with non-naturally aligned data boundaries |
| US10261878B2 (en) | 2017-03-14 | 2019-04-16 | International Business Machines Corporation | Stress testing a processor memory with a link stack |
| US11550372B2 (en) * | 2018-07-06 | 2023-01-10 | Fujitsu Limited | Information processing apparatus having dust-proof bezel and information processing method using the same |
| US20220035549A1 (en) * | 2020-07-28 | 2022-02-03 | International Business Machines Corporation | Trace data protection |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003506A (en) * | 1987-06-02 | 1991-03-26 | Anritsu Corporation | Memory capacity detection apparatus and electronic applied measuring device employing the same |
| US5276832A (en) * | 1990-06-19 | 1994-01-04 | Dell U.S.A., L.P. | Computer system having a selectable cache subsystem |
| US5247653A (en) * | 1990-08-17 | 1993-09-21 | Seagate Technology, Inc. | Adaptive segment control and method for simulating a multi-segment cache |
-
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- 1993-11-10 JP JP5280791A patent/JP2665718B2/ja not_active Expired - Fee Related
-
1994
- 1994-11-01 US US08/332,082 patent/US5513344A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| JPH07134663A (ja) | 1995-05-23 |
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