JPS60142759A - Ｌｒｕ決定用記憶装置のエラ−検出方式 - Google Patents
Ｌｒｕ決定用記憶装置のエラ−検出方式Info
- Publication number
- JPS60142759A JPS60142759A JP58252068A JP25206883A JPS60142759A JP S60142759 A JPS60142759 A JP S60142759A JP 58252068 A JP58252068 A JP 58252068A JP 25206883 A JP25206883 A JP 25206883A JP S60142759 A JPS60142759 A JP S60142759A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は仮想記憶システムにおいて利用されているよう
な、バッファ記憶装置内の最も古い時期に使用された単
位ブロックを差換えするため使用するＬＲＵ決定用論理
装置におけるエラーの発生したメモリ素子を検出する方
式に関する。ここでＬＲＵとはＬｅａｓｔ Ｒｅａｃｅ
ｎｔｌｙ Ｕｓｅｄの略語であって、最近使用された物
は残すことを意味し、逆に古い物は置換される状態とな
っていることを云う。
な、バッファ記憶装置内の最も古い時期に使用された単
位ブロックを差換えするため使用するＬＲＵ決定用論理
装置におけるエラーの発生したメモリ素子を検出する方
式に関する。ここでＬＲＵとはＬｅａｓｔ Ｒｅａｃｅ
ｎｔｌｙ Ｕｓｅｄの略語であって、最近使用された物
は残すことを意味し、逆に古い物は置換される状態とな
っていることを云う。
（２）技術の背景
仮想記憶システムにおいて利用されているように、主記
憶装置（ＭＳ）を複数区画に分割し、バッファ記憶装置
（ＢＳ）（またはキャッシュメモリともいわれている）
に対し前記複数区画の一部の区画についてその内容のコ
ピーをブロック単位に記憶することが行われている。ま
たバッファ記憶装置は、アクセス要求装置例えば中央処
理装置（ＣＰ Ｕ）と主記憶装置の間に位置し、中央処
理装置の内又は外側（アクセス処理装置内）に置かれる
。これは中央処理装置が動作上必要とする情報を、大容
量の主記憶装置にアクセスして情報を取出してから処理
することは、長時間を要するため、比較的小容量のバッ
ファ記憶装置に主記憶装置の一部の内容のコピーをして
おくことが有効となるからである。中央処理装置はアク
セス処理装置例えば記憶処理装置（ＭＣＵ）内のバッフ
ァ記憶装置にまずアクセスして所望の情報が得られたと
きは、それを直ぐ利用する。若し情報が得られないとき
は、主記憶装置に対しアクセスする。そのときバッファ
記憶装置の内容として所望情報を取込むことが、以後の
中央処理装置のアクセスに対し好都合であるから、バッ
ファ記憶装置の成るブロックを差換える（リプレース）
ようにする。
憶装置（ＭＳ）を複数区画に分割し、バッファ記憶装置
（ＢＳ）（またはキャッシュメモリともいわれている）
に対し前記複数区画の一部の区画についてその内容のコ
ピーをブロック単位に記憶することが行われている。ま
たバッファ記憶装置は、アクセス要求装置例えば中央処
理装置（ＣＰ Ｕ）と主記憶装置の間に位置し、中央処
理装置の内又は外側（アクセス処理装置内）に置かれる
。これは中央処理装置が動作上必要とする情報を、大容
量の主記憶装置にアクセスして情報を取出してから処理
することは、長時間を要するため、比較的小容量のバッ
ファ記憶装置に主記憶装置の一部の内容のコピーをして
おくことが有効となるからである。中央処理装置はアク
セス処理装置例えば記憶処理装置（ＭＣＵ）内のバッフ
ァ記憶装置にまずアクセスして所望の情報が得られたと
きは、それを直ぐ利用する。若し情報が得られないとき
は、主記憶装置に対しアクセスする。そのときバッファ
記憶装置の内容として所望情報を取込むことが、以後の
中央処理装置のアクセスに対し好都合であるから、バッ
ファ記憶装置の成るブロックを差換える（リプレース）
ようにする。
リプレースするブロックを決定するとき、通常ＬＲＵ論
理装置を使用する。
理装置を使用する。
（３）従来技術と問題点
従来の記憶システムとＬＲＵ論理装置は第１図に示すよ
うになっている。第１図は記憶装置を中心に示してあり
、記憶処理装置ＭＣＵ内にそれぞれバッファ記憶装置Ｂ
Ｓ、タグＴＡＧ、比較器ＣＭＰ、ＬＲＵ論理装置のメモ
リＴ−ＲＵ Ｍが設けられ、主記憶装置ＭＳは通常ＭＣ
Ｕの外部にあって伝送線で接続されている。ＬＲＵ論理
装置はメモＩＪＬＲＵＭの外に、後述する判断部を含ん
で構成される。主記憶装置ＭＳは１０２４セント、ｎラ
インで区切られた区画ＢＬを有し、バッファ記憶装置Ｍ
Ｓは１０２４セント、４ウエイで区切られたブロックＢ
Ｋが設けられている。そのため主記憶装置ＭＳの成るセ
ントにおけるｎ個の区画はバッファ記憶装置の同一セン
トの４個のブロックと対応がとられ、ｎ区画のうち前述
のように中央処理装置ＣＰＵからアクセスされたアドレ
スの内容コピーが４ブロツクの何処かに格納される。そ
のアドレス指定は第１図の上方に示す論理アドレス２６
ビツトのうち下位１０ビツトによりバッファ記憶装置Ｂ
ＳとタグＴＡＧについて格納すべきアドレスを指定する
。以後中央処理装置ＣＰＵから、記憶処理装置ＭＣＵに
対し、記憶装置をアクセスするために論理アドレスが指
定されたとき、タグＴＡＧに対するセットアトレスで指
定されたブロックのアドレスと、論理アドレスの上位ア
ドレスの一部とを比較器ＣＭＰにより比較する。一致す
ればバッファ記憶装置ＢＳにおける所定のアドレスにア
クセス可能であることが判る。一致しないとき記憶処理
装置ＭＣＵは主記憶装置ＭＳに対し所定のアクセスを行
って後、主記憶装置ＭＳの内容についてバッファ記憶装
置ＢＳにコピーを行う。記憶処理装置ＭＣＵの動作が進
行し、主記憶装置ＭＳの内容をバッファ記憶装置ＢＳに
コピーするとき全ウェイが格納済であれば、何れかのウ
ェイに対応するブロックについてＬＲＵ論理演算により
最も長時間使用されなかったものを判定する。即ち或セ
ットの４ｆ［ｌｉｌのブロックに対し２個ずつ取り出し
、都合６組の組合せについて、その何れがより長時間使
用されなかったかについての情報を格納するメモリＬＲ
ＵＭを設けておき、前述のように差換えるブロックをめ
るときに該メモリを読出して判定する。該メモリＬＲＵ
Ｍは第１図の右上方に示すようになっていて、そのセッ
ト数はこの例では主記憶袋ｆＶ Ｍ Ｓ、バッファ記憶
装置ＢＳと同じ＜ １０２４．１セツト内のビット数は
４（ｆｌｉｔがら２個取出す組合数の６である。各メモ
リ素子の符号例えばＬＯＩはバッファ記憶装置ＢＳ内の
ブロック０とブロック１とについて、より新しい、古い
を示すビットである。ＬＯＩが“１″のときはブロック
１よりブロック０がより新しい（即ちブロック０よりブ
ロック１が古い）ことを、ＬＯＩがｏ″のときはブロッ
ク１よりブロック０がより古い（即ちブロックＯよりブ
ロック１が新しい）ことを示している。
うになっている。第１図は記憶装置を中心に示してあり
、記憶処理装置ＭＣＵ内にそれぞれバッファ記憶装置Ｂ
Ｓ、タグＴＡＧ、比較器ＣＭＰ、ＬＲＵ論理装置のメモ
リＴ−ＲＵ Ｍが設けられ、主記憶装置ＭＳは通常ＭＣ
Ｕの外部にあって伝送線で接続されている。ＬＲＵ論理
装置はメモＩＪＬＲＵＭの外に、後述する判断部を含ん
で構成される。主記憶装置ＭＳは１０２４セント、ｎラ
インで区切られた区画ＢＬを有し、バッファ記憶装置Ｍ
Ｓは１０２４セント、４ウエイで区切られたブロックＢ
Ｋが設けられている。そのため主記憶装置ＭＳの成るセ
ントにおけるｎ個の区画はバッファ記憶装置の同一セン
トの４個のブロックと対応がとられ、ｎ区画のうち前述
のように中央処理装置ＣＰＵからアクセスされたアドレ
スの内容コピーが４ブロツクの何処かに格納される。そ
のアドレス指定は第１図の上方に示す論理アドレス２６
ビツトのうち下位１０ビツトによりバッファ記憶装置Ｂ
ＳとタグＴＡＧについて格納すべきアドレスを指定する
。以後中央処理装置ＣＰＵから、記憶処理装置ＭＣＵに
対し、記憶装置をアクセスするために論理アドレスが指
定されたとき、タグＴＡＧに対するセットアトレスで指
定されたブロックのアドレスと、論理アドレスの上位ア
ドレスの一部とを比較器ＣＭＰにより比較する。一致す
ればバッファ記憶装置ＢＳにおける所定のアドレスにア
クセス可能であることが判る。一致しないとき記憶処理
装置ＭＣＵは主記憶装置ＭＳに対し所定のアクセスを行
って後、主記憶装置ＭＳの内容についてバッファ記憶装
置ＢＳにコピーを行う。記憶処理装置ＭＣＵの動作が進
行し、主記憶装置ＭＳの内容をバッファ記憶装置ＢＳに
コピーするとき全ウェイが格納済であれば、何れかのウ
ェイに対応するブロックについてＬＲＵ論理演算により
最も長時間使用されなかったものを判定する。即ち或セ
ットの４ｆ［ｌｉｌのブロックに対し２個ずつ取り出し
、都合６組の組合せについて、その何れがより長時間使
用されなかったかについての情報を格納するメモリＬＲ
ＵＭを設けておき、前述のように差換えるブロックをめ
るときに該メモリを読出して判定する。該メモリＬＲＵ
Ｍは第１図の右上方に示すようになっていて、そのセッ
ト数はこの例では主記憶袋ｆＶ Ｍ Ｓ、バッファ記憶
装置ＢＳと同じ＜ １０２４．１セツト内のビット数は
４（ｆｌｉｔがら２個取出す組合数の６である。各メモ
リ素子の符号例えばＬＯＩはバッファ記憶装置ＢＳ内の
ブロック０とブロック１とについて、より新しい、古い
を示すビットである。ＬＯＩが“１″のときはブロック
１よりブロック０がより新しい（即ちブロック０よりブ
ロック１が古い）ことを、ＬＯＩがｏ″のときはブロッ
ク１よりブロック０がより古い（即ちブロックＯよりブ
ロック１が新しい）ことを示している。
第１図に示すメモリＬＲＵＭは各ビットを縦方向に示し
ているが、実際は第２図のように各メモリ素子を並べて
おく。これはメモリ内容を書替えるとき、および読出し
て判定するときに容易とするためである。第３図はメモ
リＬＲＵＭについてその内容を最新状態とすることを示
す図で、第３図（Ａ）は第１図バッファ記憶装置ＢＳの
ウェイ０について使用または新規格納したときは“１”
を３個書込むことを示している。なお以下の説明では第
１図におけるバッファ記憶装置ＢＳの或セソトに対する
ウェイ０のブロックを「ウェイ０」のように簡単に表現
している。
ているが、実際は第２図のように各メモリ素子を並べて
おく。これはメモリ内容を書替えるとき、および読出し
て判定するときに容易とするためである。第３図はメモ
リＬＲＵＭについてその内容を最新状態とすることを示
す図で、第３図（Ａ）は第１図バッファ記憶装置ＢＳの
ウェイ０について使用または新規格納したときは“１”
を３個書込むことを示している。なお以下の説明では第
１図におけるバッファ記憶装置ＢＳの或セソトに対する
ウェイ０のブロックを「ウェイ０」のように簡単に表現
している。
■、０１が“１゛′であることはウェイ１よりウェイ０
が新しいことを示し、 ＬＯ２が１″であることばウェイ２よりウェイ０が新し
いことを示し、 ＬＯ３が１″であることはウェイ３よりウェイ０が新し
いことを示している。
が新しいことを示し、 ＬＯ２が１″であることばウェイ２よりウェイ０が新し
いことを示し、 ＬＯ３が１″であることはウェイ３よりウェイ０が新し
いことを示している。
そして第３図（Ｂ）はウェイ１を最新なものとしたとき
、ＬＯＩ、Ｌ１２． Ｌ１２について書替えることを示
している。即ち ＬＯＩが０″であることばウェイＯよりウェイ１が新し
いことを示し、 Ｌ１２が“１″であることはウェイ２よりウェイ１が新
しいことを示し、 Ｌ１３が１″であることはウェイ３よりウェイ１が新し
いことを示している。
、ＬＯＩ、Ｌ１２． Ｌ１２について書替えることを示
している。即ち ＬＯＩが０″であることばウェイＯよりウェイ１が新し
いことを示し、 Ｌ１２が“１″であることはウェイ２よりウェイ１が新
しいことを示し、 Ｌ１３が１″であることはウェイ３よりウェイ１が新し
いことを示している。
第３図（Ｃ）はうエイ２を最新なものとしたとき、ＬＯ
２，Ｌ１２． Ｌ２３について書替えることを示してい
る。
２，Ｌ１２． Ｌ２３について書替えることを示してい
る。
ＬＯ２が“０”であることはウェイ０よりウェイ２が新
しいことを示し、 ■、１２がａＯ”であることはウェイ１よりウェイ２が
新しいことを示し、 Ｌ２３が１″であることはウェイ３よりウェイ２が新し
いことを示している。
しいことを示し、 ■、１２がａＯ”であることはウェイ１よりウェイ２が
新しいことを示し、 Ｌ２３が１″であることはウェイ３よりウェイ２が新し
いことを示している。
そして第３図（Ｄ＞はウェイ３を最新なものとしたとき
、メモリ素子ＬＯ３，Ｌ１３． Ｌ２３について書替え
ることを示している。
、メモリ素子ＬＯ３，Ｌ１３． Ｌ２３について書替え
ることを示している。
ＬＯ３が“０”であることばウェイＯよりウェイ３が新
しいことを示し、 Ｌ１３が“０”であることばウェイ１よりウェイ３が新
しいことを示し、 ｌ５２３が“′０”であることはウェイ２よりウェイ３
が新しいことを示している。
しいことを示し、 Ｌ１３が“０”であることばウェイ１よりウェイ３が新
しいことを示し、 ｌ５２３が“′０”であることはウェイ２よりウェイ３
が新しいことを示している。
今、バッファ記憶装置ＢＳについてその或セットの或ウ
ェイを最新なものとした後、リプレースする必要が起こ
り、そのブロックＢＫを決定するとき、第４図に示すよ
うにメモリ１．、ＲＵＭを読出す。６個のメモリ素子の
値について、その３個の素子の値を第４図（Ａ）乃至（
Ｄ）に示す４通りの各僅の列を調べて判断する。即ち 第１番には第４図（Ａ）に示すように、矢印（δ）で示
すＬ Ｏｌ−Ｌ ０２− Ｌ ０３の方向に読出して見
て、全“０″であればウェイＯが最も古いものであると
判断する。この場合をパターンＡと呼ぶ。このときは ＬＯＩが“Ｏ″であることはウェイｌよりウェイ０が古
いことを示し、 ＬＯ２が０”であることばウェイ２よりウェイ０が古い
ことを示し、 ＬＯ３がｕＯ″であることはウェイ３よりウェイ０が古
いことを示しているからである。
ェイを最新なものとした後、リプレースする必要が起こ
り、そのブロックＢＫを決定するとき、第４図に示すよ
うにメモリ１．、ＲＵＭを読出す。６個のメモリ素子の
値について、その３個の素子の値を第４図（Ａ）乃至（
Ｄ）に示す４通りの各僅の列を調べて判断する。即ち 第１番には第４図（Ａ）に示すように、矢印（δ）で示
すＬ Ｏｌ−Ｌ ０２− Ｌ ０３の方向に読出して見
て、全“０″であればウェイＯが最も古いものであると
判断する。この場合をパターンＡと呼ぶ。このときは ＬＯＩが“Ｏ″であることはウェイｌよりウェイ０が古
いことを示し、 ＬＯ２が０”であることばウェイ２よりウェイ０が古い
ことを示し、 ＬＯ３がｕＯ″であることはウェイ３よりウェイ０が古
いことを示しているからである。
次に第２番として第４図（Ｂ）に示すように、矢印ｆｂ
ｌで示すＬＯＩ→Ｌ１２−Ｌ１３の方向に読出して見て
、′１″″０″″０″であれば、ウェイ１が最も古いも
のであると判断する。この場合をパターンＢと呼ぶ。こ
のときは ＬＯＩが１″であることはウェイＯよりウェイ１が古い
ことを示し、 ■、１２が“０″であることはウェイ２よりウェイ１が
古いことを示し、 Ｌ１３が０”であることはウェイ３よりウェイ１が古い
ことを示しているからである。
ｌで示すＬＯＩ→Ｌ１２−Ｌ１３の方向に読出して見て
、′１″″０″″０″であれば、ウェイ１が最も古いも
のであると判断する。この場合をパターンＢと呼ぶ。こ
のときは ＬＯＩが１″であることはウェイＯよりウェイ１が古い
ことを示し、 ■、１２が“０″であることはウェイ２よりウェイ１が
古いことを示し、 Ｌ１３が０”であることはウェイ３よりウェイ１が古い
ことを示しているからである。
次に第４図（Ｃ）に示すように、矢印ｔｃ＋で示す。
ＬＯ２→Ｌ１２→Ｌ１３の方向に読出して見て、パ１”
′１″″０”であればウェイ２が最も古いものであると
判断する。この場合をパターンＣと呼ぶ。
′１″″０”であればウェイ２が最も古いものであると
判断する。この場合をパターンＣと呼ぶ。
このときは
ＬＯ２が“１”であることはウェイＯよりウェイ２が古
いことを示し、 Ｌ１２が“１″であることはウェイ１よりウェイ２が古
いことを示し、 Ｌ１３が０”であることはウェイ３よりウェイ２が古い
ことを示しているからである。
いことを示し、 Ｌ１２が“１″であることはウェイ１よりウェイ２が古
いことを示し、 Ｌ１３が０”であることはウェイ３よりウェイ２が古い
ことを示しているからである。
更に第４図（Ｄ）に示すように、矢印（ｄ）で示すＬ０
３→Ｌ１３→Ｌ２３の方向に読出して見て、全“１”で
あれば、ウェイ３が最も古いものであると判断する。こ
の場合をパターンＤと呼ぶ。このときはＬＯ３が“１”
であることばウェイ０よりウェイ３が古いことを示し、 Ｌｉ２がａ１″であることはウェイ１よりウェイ３が古
いことを示し、 Ｌ２３が“１″であることはウェイ２よりウェイ３が古
いことを示しているからである。
３→Ｌ１３→Ｌ２３の方向に読出して見て、全“１”で
あれば、ウェイ３が最も古いものであると判断する。こ
の場合をパターンＤと呼ぶ。このときはＬＯ３が“１”
であることばウェイ０よりウェイ３が古いことを示し、 Ｌｉ２がａ１″であることはウェイ１よりウェイ３が古
いことを示し、 Ｌ２３が“１″であることはウェイ２よりウェイ３が古
いことを示しているからである。
即ちメモリＬＲＵＭにおける６個のビットについて読出
し方向による値が何のパターンに対応しているかを判断
すると、最も占いウェイ （ウェイに対応する位置のブ
ロック）が判明する。しかしメモリ素子に何等かの原因
で障害が発生したとき所定パターンが得られないことが
おこる。第５図を使用して説明すると、第５図（Ａ）が
バッファ記憶装置ＢＳの未使用の状態で各メモリ素子が
“０”であるとする。最初のアクセスは当然バッファ記
憶装置ＢＳに存在しないけれど、メモリＬ ＲＵ Ｍを
矢印ｆａ） （ｂｌ ｆｃｌ ｆｄｌで読出して見ると
、矢印（ａｌにおいてパターンＡに合致する全“０”が
得られ、当セットにおけるウェイ０のブロックが最も古
いと判断したことになる。したがって主記憶装置ＭＳか
らデータを当該ウェイ０にムーブインする。そして第３
図（Ａ）に従ってメモリＬ ＲＵ Ｍは１”が３個書き
込まれ、第５図（Ｂ）の状態となる。
し方向による値が何のパターンに対応しているかを判断
すると、最も占いウェイ （ウェイに対応する位置のブ
ロック）が判明する。しかしメモリ素子に何等かの原因
で障害が発生したとき所定パターンが得られないことが
おこる。第５図を使用して説明すると、第５図（Ａ）が
バッファ記憶装置ＢＳの未使用の状態で各メモリ素子が
“０”であるとする。最初のアクセスは当然バッファ記
憶装置ＢＳに存在しないけれど、メモリＬ ＲＵ Ｍを
矢印ｆａ） （ｂｌ ｆｃｌ ｆｄｌで読出して見ると
、矢印（ａｌにおいてパターンＡに合致する全“０”が
得られ、当セットにおけるウェイ０のブロックが最も古
いと判断したことになる。したがって主記憶装置ＭＳか
らデータを当該ウェイ０にムーブインする。そして第３
図（Ａ）に従ってメモリＬ ＲＵ Ｍは１”が３個書き
込まれ、第５図（Ｂ）の状態となる。
次のアクセスがあったときは前述のムーブインされたデ
ータでないことが多いためメモリＬＲＵＭを読出す。こ
のとき第５図（Ｂ）について矢印（ａｌ（ｂ） （ｃ）
（ｄｉで読出して見ると矢印（ｂｌにおいてパターン
Ｂに合致する“１″パ０”０”が得られ、当セットにお
けるウェイ１のブロックが最も古いと判断したことにな
る。したがって当該ウェイ１にデータをムーブインする
。そして第３図（Ｂ）に従ってメモリＬＲＵＭを書替え
して、第５図（Ｃ）の状態が得られる。次のアクセスに
おいてバッファ記憶装置ＢＳにデータが存在するとして
データが使用される場合、例えばウェイ０が該当すると
してウェイＯについてデータを使用し、且つメモＩＪ
Ｌ ＲＵ Ｍのウェイ０について第３図（Ａ）に従う最
新状態を書替えるとする。このとき第５図（Ｄ）の状態
が得られる。若しメモリ素子ＬＩ２について“１”のビ
ットが障害のため０″に化けて第５図の状態になったと
する。そして次のアク１ セスにおいてバッファ記憶装置ＢＳにデータがないため
メモリＬＲＵＭを読出ず場合、第５図（Ｅ）について矢
印ｆａ） ｆｂｌ （ｃ） （ｄ）のデータはパターン
Ａ乃至パターンＤの何れにも合致しないから、ＬＲＵエ
ラーと判断される。このとき代替え手段によってリプレ
ースブロックを決定すれば、リカバリなエラーとしてシ
ステム処理できるが、エラービットに対する処置は、何
もされない。またエラ一時のメモリＬ ＲＵ Ｍの内容
を保持したとしても、メモＩＪＬＲＵＭについて障害が
発生したということが判るのみで、メモリ素子の何処が
障害となったかについては全く判らない。そのため全セ
ント分のメモリＬＲＵＭを交換するなど不経済な対処手
段を採っていた。
ータでないことが多いためメモリＬＲＵＭを読出す。こ
のとき第５図（Ｂ）について矢印（ａｌ（ｂ） （ｃ）
（ｄｉで読出して見ると矢印（ｂｌにおいてパターン
Ｂに合致する“１″パ０”０”が得られ、当セットにお
けるウェイ１のブロックが最も古いと判断したことにな
る。したがって当該ウェイ１にデータをムーブインする
。そして第３図（Ｂ）に従ってメモリＬＲＵＭを書替え
して、第５図（Ｃ）の状態が得られる。次のアクセスに
おいてバッファ記憶装置ＢＳにデータが存在するとして
データが使用される場合、例えばウェイ０が該当すると
してウェイＯについてデータを使用し、且つメモＩＪ
Ｌ ＲＵ Ｍのウェイ０について第３図（Ａ）に従う最
新状態を書替えるとする。このとき第５図（Ｄ）の状態
が得られる。若しメモリ素子ＬＩ２について“１”のビ
ットが障害のため０″に化けて第５図の状態になったと
する。そして次のアク１ セスにおいてバッファ記憶装置ＢＳにデータがないため
メモリＬＲＵＭを読出ず場合、第５図（Ｅ）について矢
印ｆａ） ｆｂｌ （ｃ） （ｄ）のデータはパターン
Ａ乃至パターンＤの何れにも合致しないから、ＬＲＵエ
ラーと判断される。このとき代替え手段によってリプレ
ースブロックを決定すれば、リカバリなエラーとしてシ
ステム処理できるが、エラービットに対する処置は、何
もされない。またエラ一時のメモリＬ ＲＵ Ｍの内容
を保持したとしても、メモＩＪＬＲＵＭについて障害が
発生したということが判るのみで、メモリ素子の何処が
障害となったかについては全く判らない。そのため全セ
ント分のメモリＬＲＵＭを交換するなど不経済な対処手
段を採っていた。
（４）発明の目的
本発明の目的は前述の欠点を改善し、バッファ記憶装置
内の最も古い時期に使用された単位ブロックを書替える
ため使用する素子を特定して検出できる方式を提供する
ことにある。
内の最も古い時期に使用された単位ブロックを書替える
ため使用する素子を特定して検出できる方式を提供する
ことにある。
（５）発明の構成
２
前述の目的を達成するための本発明の構成は、主記憶装
置を複数の区画に分割し、その一部の区画の内容のコピ
ーをブロック記憶すると共に、新たな区画の内容を記憶
するためリプレースすべきブロックをＬＲＵ方式により
決定する手段を具備したバッファ記憶装置のｒ−ＲＵ
ｉ＆理詰装置発生するエラーを検出する方式において、
前記バッファ記憶装置にはＬＲＵリプレースブロック決
定用のビットに対しパリティビットを付加して納するメ
モリを併設し、リプレースブロックを決定するため該メ
モリを読出したときに１つのブロックも指示しない状態
となったことを検出するエラー検出手段と、パリティエ
ラー検出手段とを設け、前記雨検出手段の結果を併せエ
ラーの発生したメモリ素子を指摘することである。
置を複数の区画に分割し、その一部の区画の内容のコピ
ーをブロック記憶すると共に、新たな区画の内容を記憶
するためリプレースすべきブロックをＬＲＵ方式により
決定する手段を具備したバッファ記憶装置のｒ−ＲＵ
ｉ＆理詰装置発生するエラーを検出する方式において、
前記バッファ記憶装置にはＬＲＵリプレースブロック決
定用のビットに対しパリティビットを付加して納するメ
モリを併設し、リプレースブロックを決定するため該メ
モリを読出したときに１つのブロックも指示しない状態
となったことを検出するエラー検出手段と、パリティエ
ラー検出手段とを設け、前記雨検出手段の結果を併せエ
ラーの発生したメモリ素子を指摘することである。
（６）発明の実施例
以下本発明の実施例を第６図以下の図面について説明す
る。第６図はメモリＬＲＵＭに対しＬＲＵパリティメモ
リＬ Ｐ Ｍを併設使用する場合を示している。したが
ってＬＲＵパリティメモリＬＰＭもメモリＬＲＵＭと同
−数即ちこの場合１０２３セット設け、各セントの素子
には前記第４図の矢印に対応して書替えのとき、全パリ
ティピントを書込む。即ち矢印（ａｌに対するデータＰ
Ｏに対しパリティピッ）ＬＰＯを例えばメモリＬ Ｐ
Ｍの最上段に、データＰ１に対しパリティビットＬＰ１
を次の段に、と書込む。このとき矢印ｆａ）について書
替えるとパリティピッ）ＬＰＯは書替えデータＬ０１゜
ＬＯ２，ＬＯ３により作成でき、その他のパリティビッ
トＬＰ１〜ＬＰ３は、書かれていた現状データＬ１２．
Ｌｉ２． Ｌ２３と書替えデータとによって作成でき
るから、ＬＲＵメモリの書替えに合わせて、全パリティ
ビットをパリティメモリＬＰＭに書込むことができる。
る。第６図はメモリＬＲＵＭに対しＬＲＵパリティメモ
リＬ Ｐ Ｍを併設使用する場合を示している。したが
ってＬＲＵパリティメモリＬＰＭもメモリＬＲＵＭと同
−数即ちこの場合１０２３セット設け、各セントの素子
には前記第４図の矢印に対応して書替えのとき、全パリ
ティピントを書込む。即ち矢印（ａｌに対するデータＰ
Ｏに対しパリティピッ）ＬＰＯを例えばメモリＬ Ｐ
Ｍの最上段に、データＰ１に対しパリティビットＬＰ１
を次の段に、と書込む。このとき矢印ｆａ）について書
替えるとパリティピッ）ＬＰＯは書替えデータＬ０１゜
ＬＯ２，ＬＯ３により作成でき、その他のパリティビッ
トＬＰ１〜ＬＰ３は、書かれていた現状データＬ１２．
Ｌｉ２． Ｌ２３と書替えデータとによって作成でき
るから、ＬＲＵメモリの書替えに合わせて、全パリティ
ビットをパリティメモリＬＰＭに書込むことができる。
そして第５図（Ａ） （Ｂ）におけるようにメモリＬＲ
ＵＭを読出ずとき、同時にＬＲＵパリティメモリＬＰＭ
のビットを読出す。
ＵＭを読出ずとき、同時にＬＲＵパリティメモリＬＰＭ
のビットを読出す。
メモリＬ ＲＵ Ｍの内容について前述のパターンに該
当するものが見出されたときは、格別問題はない。若し
見出すことが出来ないときは、中央処理装置ＣＰＵの次
の動作サイクルにおいて矢印（ａ）乃５ 至＋ｄｌの各読出しビット別についてパリティビットを
生成する。
当するものが見出されたときは、格別問題はない。若し
見出すことが出来ないときは、中央処理装置ＣＰＵの次
の動作サイクルにおいて矢印（ａ）乃５ 至＋ｄｌの各読出しビット別についてパリティビットを
生成する。
生成したビットとパリティメモリＬＰＭの読出しビット
とを中央処理装置ＣＰＵが比較する。第５図（Ｅ）に示
すようにメモリＬＲＵＭのメモリ素子が１ビツトエラー
となっているとき、パリティエラーが２個検出される。
とを中央処理装置ＣＰＵが比較する。第５図（Ｅ）に示
すようにメモリＬＲＵＭのメモリ素子が１ビツトエラー
となっているとき、パリティエラーが２個検出される。
それはパターン検出のとき同一ビットを必ず２回調査す
るからである。
るからである。
したがって両矢印に含まれるメモリＬＲＵＭのメモリ素
子の障害発生を知ることができる。パリティエラーが１
回のみ検出されたときは、パリティメモリＬＰＭがその
素子について障害を起こしたことが判る。
子の障害発生を知ることができる。パリティエラーが１
回のみ検出されたときは、パリティメモリＬＰＭがその
素子について障害を起こしたことが判る。
以上のＬＰＭの動作として、以下第５図と同様の場合を
例に第７図により説明する。第７図（Ａ）はバッファ記
憶装置ＢＳが未使用の状態で、各メモリ素子が０″であ
る。またパリティメモリは全“１”となっている。最初
のアクセスは当然バッファ記憶装置ＢＳに存在しないが
、メモリＴ−ＲＵＭを矢印（ａｔ （ｂｌ （ｃｌ ｆ
ｄｌで読出して見ると、矢印（ａｌに６ おいてパターンＡに合致する全“０”が得られ、当セッ
トにおけるウェイＯのブロックが最も古いと判断したこ
とになる。したがって主記憶装置ＭＳからデータを当該
ウェイＯにムーブインする。
例に第７図により説明する。第７図（Ａ）はバッファ記
憶装置ＢＳが未使用の状態で、各メモリ素子が０″であ
る。またパリティメモリは全“１”となっている。最初
のアクセスは当然バッファ記憶装置ＢＳに存在しないが
、メモリＴ−ＲＵＭを矢印（ａｔ （ｂｌ （ｃｌ ｆ
ｄｌで読出して見ると、矢印（ａｌに６ おいてパターンＡに合致する全“０”が得られ、当セッ
トにおけるウェイＯのブロックが最も古いと判断したこ
とになる。したがって主記憶装置ＭＳからデータを当該
ウェイＯにムーブインする。
このときメモリＬＲＵＭとパリティメモリＬＰＭをそれ
ぞれ読出して比較すると、第７図（Ａ）に示すように、
パリティビット生成装置ＰＣにおいてメモリＬＲＵＭ出
力のパリティを得て、排他的論理和演算回路ＥＸＯＲで
演算する。この場合はメモリＬＲＵＭに誤りがないため
、演算回路ＥＸＯＲの出力は総て“０″である。
ぞれ読出して比較すると、第７図（Ａ）に示すように、
パリティビット生成装置ＰＣにおいてメモリＬＲＵＭ出
力のパリティを得て、排他的論理和演算回路ＥＸＯＲで
演算する。この場合はメモリＬＲＵＭに誤りがないため
、演算回路ＥＸＯＲの出力は総て“０″である。
データがウェイＯにムーブインされたときメモリＬＲＵ
Ｍには、第３図（Ａ）に従って、“１”が３個書込まれ
、第７図（Ｂ）に示すようになる。
Ｍには、第３図（Ａ）に従って、“１”が３個書込まれ
、第７図（Ｂ）に示すようになる。
ここで次のアクセスが中央処理装置ＣＰＵからあったと
き、メモリＬＲＵＭを読出す。第７図（Ｂ）について矢
印（ａｌ ｆｂｌ （Ｃ１ｆｄ）で読出して見ると、矢
印（ｂｌにおいてパターンＢに合致するｕｌ”０″ｕＯ
”が得られ、ウェイ１のブロックが最も古いと判断した
ことになる。パリティビット生成装置ＰＣによるパリテ
ィビットと、パリティメモリＬ Ｐ Ｍ読出しの出力は
一致して、ＥＸＯＲの出力は総て０″である。このとき
ウェイ１にデータをムーブインする。そして第３図（Ｂ
）に従ってメモリＬＲＵＭを書替えて、第７図（Ｃ）の
状態が得られる。
き、メモリＬＲＵＭを読出す。第７図（Ｂ）について矢
印（ａｌ ｆｂｌ （Ｃ１ｆｄ）で読出して見ると、矢
印（ｂｌにおいてパターンＢに合致するｕｌ”０″ｕＯ
”が得られ、ウェイ１のブロックが最も古いと判断した
ことになる。パリティビット生成装置ＰＣによるパリテ
ィビットと、パリティメモリＬ Ｐ Ｍ読出しの出力は
一致して、ＥＸＯＲの出力は総て０″である。このとき
ウェイ１にデータをムーブインする。そして第３図（Ｂ
）に従ってメモリＬＲＵＭを書替えて、第７図（Ｃ）の
状態が得られる。
次のアクセスがウェイＯにあった場合、第３図（Ａ）に
従う情報を最新のものとして、メモリＬＲＵＭを書替え
、第７図（Ｄ）の状態が得られる。
従う情報を最新のものとして、メモリＬＲＵＭを書替え
、第７図（Ｄ）の状態が得られる。
ここで若しメモリＬＲＵＭの素子Ｌ１２について′“１
”のビットが障害のため、“０”に化けて、第７図（Ｅ
）の状態になったとする。パリティメモリＬＰＭのビッ
トは書込みされた後、発生した障害であるから影響がな
く第７図（Ｄ）のままである。
”のビットが障害のため、“０”に化けて、第７図（Ｅ
）の状態になったとする。パリティメモリＬＰＭのビッ
トは書込みされた後、発生した障害であるから影響がな
く第７図（Ｄ）のままである。
次のアクセスに対しメモリＬＲＵＭの読出しを行うとき
、各矢印のデータはパターンＡ乃至りの何れにも合致し
ないから、ＬＲＵエラーと判断される。またパリティビ
ット生成装置ＰＧによるパリティビットとパリティメモ
リＬＰＭ読出しの出力は、矢印（ｂｌ （Ｃ１の出力に
ついて一致しない。パリティメモＩＪ Ｌ Ｐ Ｍのビ
ットＬＰＬ、ＬＰ２についての不一致出力のため、両者
に共通するビットはＬ１２であり、そこに障害の発生し
たことが判る。
、各矢印のデータはパターンＡ乃至りの何れにも合致し
ないから、ＬＲＵエラーと判断される。またパリティビ
ット生成装置ＰＧによるパリティビットとパリティメモ
リＬＰＭ読出しの出力は、矢印（ｂｌ （Ｃ１の出力に
ついて一致しない。パリティメモＩＪ Ｌ Ｐ Ｍのビ
ットＬＰＬ、ＬＰ２についての不一致出力のため、両者
に共通するビットはＬ１２であり、そこに障害の発生し
たことが判る。
メモリＬＲＵＭとパリティメモリＬＰＭとを１セソ］・
対応にチップ化しておくときは、障害発生のとき当該チ
ップのみを交換することで良い。なお複数のメモリ素子
が１モジユール構成としてあれば、前述のように障害発
生の個別素子について位置を特定化する必要はなく、モ
ジュール単位で置換すれば良い。このとき成るモジュー
ルを単位としてパリティメモリを設定しておけば、メモ
リの数をより減少させることができる。
対応にチップ化しておくときは、障害発生のとき当該チ
ップのみを交換することで良い。なお複数のメモリ素子
が１モジユール構成としてあれば、前述のように障害発
生の個別素子について位置を特定化する必要はなく、モ
ジュール単位で置換すれば良い。このとき成るモジュー
ルを単位としてパリティメモリを設定しておけば、メモ
リの数をより減少させることができる。
なおエラー検出時の処理動作としては、パリティメモリ
からのエラー検出情報は中央処理装置ＣＰＵへ報告され
、中央処理装置ＣＰＵはエラー処理を実行し、サービス
プロセッサＳＶＰに対しエラー情報の収集を依頼する。
からのエラー検出情報は中央処理装置ＣＰＵへ報告され
、中央処理装置ＣＰＵはエラー処理を実行し、サービス
プロセッサＳＶＰに対しエラー情報の収集を依頼する。
サービスプロセッサＳＶＰはリプレースブロックを指示
しない状態となったことの検出手段の情報と併せ、ハー
ド情報を記録しておけば、保守効率が向上する。
しない状態となったことの検出手段の情報と併せ、ハー
ド情報を記録しておけば、保守効率が向上する。
（７）発明の効果
このようにして本発明によると、パリティビットのエラ
ー検出手段を利用して、ＬＲＵ決定用記憶装置における
エラー発生を早急に、且つ的確に検出することができる
。そのためエラービットに対し、訂正使用や再書込みに
よる救済をハードウェアで対処することができる。また
ＬＲＵ決定用記憶装置を部分的に取替る場合、確実に安
価で処置できる。
ー検出手段を利用して、ＬＲＵ決定用記憶装置における
エラー発生を早急に、且つ的確に検出することができる
。そのためエラービットに対し、訂正使用や再書込みに
よる救済をハードウェアで対処することができる。また
ＬＲＵ決定用記憶装置を部分的に取替る場合、確実に安
価で処置できる。
第１図は従来の情報処理装置における記憶システムとＬ
ＲＵ論理装置とを示す図、 第２図は第１図中のＬ ＲＵ決定用記憶装置の具体例を
示す図、 第３図は第２図について最新状態に書替えることを説明
する図、 第４図はＬＲＵ決定用記憶装置を読出して決定するパタ
ーンを説明する図、 第５図はＬＲＵ決定用記憶装置について障害発生９ の状態を説明する図、 第６図は本発明の一実施例の構成を示す図、第７図は第
６図の動作を第５図と対応させて示す図である。 ＭＳ−主記憶装置 ＢＳ−バッファ記憶装置 ＣＭＰニー比較器 ＬＲＵＭ・−ＬＲＵメモリ Ｌ Ｐ Ｍ’−一−パリティメモリ ＰＧ−パリティ発生装置 ＥＸＯＲ−排他的論理和演算装置 Ｔ Ａ Ｇ−ｍ−タグ ＢＬ−区画 ＢＫ’−−−ブロック 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 ０
ＲＵ論理装置とを示す図、 第２図は第１図中のＬ ＲＵ決定用記憶装置の具体例を
示す図、 第３図は第２図について最新状態に書替えることを説明
する図、 第４図はＬＲＵ決定用記憶装置を読出して決定するパタ
ーンを説明する図、 第５図はＬＲＵ決定用記憶装置について障害発生９ の状態を説明する図、 第６図は本発明の一実施例の構成を示す図、第７図は第
６図の動作を第５図と対応させて示す図である。 ＭＳ−主記憶装置 ＢＳ−バッファ記憶装置 ＣＭＰニー比較器 ＬＲＵＭ・−ＬＲＵメモリ Ｌ Ｐ Ｍ’−一−パリティメモリ ＰＧ−パリティ発生装置 ＥＸＯＲ−排他的論理和演算装置 Ｔ Ａ Ｇ−ｍ−タグ ＢＬ−区画 ＢＫ’−−−ブロック 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 ０
Claims (1)
- 主記憶装置を複数の区画に分割し、その一部の区画の内
容のコピーをブロック記憶すると共に、新たな区画の内
容を記憶するためリプレースすべきブロックをＬＲＵ方
式により決定する手段を具備したバッファ記憶装置のＬ
ＲＵ論理装置に発生するエラーを検出する方式において
、前記バッファ記憶装置にはＬＲＵリプレースブロック
決定用のビットに対しパリティビットを付加して格納す
るメモリを併設し、リプレースブロックを決定するため
該メモリを読出したときに１つのブロックも指示しない
状態となったことを検出するエラー検出手段と、パリテ
ィエラー検出手段とを設け、前記雨検出手段の結果を併
せエラーの発生したメモリ素子を指摘することを特徴と
するＬＲＵ決定用記憶装置のエラー検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58252068A JPS60142759A (ja) | 1983-12-29 | 1983-12-29 | Ｌｒｕ決定用記憶装置のエラ−検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58252068A JPS60142759A (ja) | 1983-12-29 | 1983-12-29 | Ｌｒｕ決定用記憶装置のエラ−検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60142759A true JPS60142759A (ja) | 1985-07-27 |
Family
ID=17232101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58252068A Pending JPS60142759A (ja) | 1983-12-29 | 1983-12-29 | Ｌｒｕ決定用記憶装置のエラ−検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142759A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257854A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | Ｌｒｕメモリ障害検出回路 |
| JP2007039119A (ja) * | 2005-08-05 | 2007-02-15 | Rengo Co Ltd | 景品収納部付き包装体 |
| US7376868B2 (en) | 2002-06-28 | 2008-05-20 | Fujitsu Limited | Cache memory device and reference history bit error detection method |
| JP2008189378A (ja) * | 2007-02-08 | 2008-08-21 | Nippon Flour Mills Co Ltd | 傾斜上面部を有する二次包装用容器 |
-
1983
- 1983-12-29 JP JP58252068A patent/JPS60142759A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63257854A (ja) * | 1987-04-15 | 1988-10-25 | Nec Corp | Ｌｒｕメモリ障害検出回路 |
| US7376868B2 (en) | 2002-06-28 | 2008-05-20 | Fujitsu Limited | Cache memory device and reference history bit error detection method |
| JP2007039119A (ja) * | 2005-08-05 | 2007-02-15 | Rengo Co Ltd | 景品収納部付き包装体 |
| JP2008189378A (ja) * | 2007-02-08 | 2008-08-21 | Nippon Flour Mills Co Ltd | 傾斜上面部を有する二次包装用容器 |
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