JPH1145211A - 情報処理装置用試験装置および情報処理装置用試験方法 - Google Patents

Abstract

(57)【要約】 【課題】 外部ユニットの支援を受けずに、より小さい
論理シミュレーションの段階でも早期に検証を行って、
試験全体の作業効率を向上できるようにすることを課題
とする。 【解決手段】 アクセス命令実行部１７Ａにおいて、キ
ャッシュアクセスを実行の対象とする被試験命令列１７
２をあらかじめ用意しておき、その被試験命令列１７２
に従ってメモリ１５上のアクセスデータを命令キャッシ
ュ１２，オペランドキャッシュ１３に設定し、ＢＩ制御
部１６において、オペランドキャッシュ１３に設定され
たアクセスデータがメモリ１５上で無効化対象としてあ
らかじめ決められたアドレスのデータであった場合にそ
の設定されたアクセスデータをＢＩで無効化して、比較
制御部１７Ｂによりその無効化結果の正否を判断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、同一メモリ域に
対するアクセス競合試験において、ブロックインバリデ
ッド（ＢＩ）信号に対するＢＩの正常動作，ＢＩ発生時
のＣＰＵへの悪影響などのＢＩ試験を実施する情報処理
装置用試験装置および情報処理装置用試験方法に関す
る。従来、この種の情報処理装置用試験装置において
は、Ｉ／Ｏ等の外部ユニットから発信されるアクセスに
より、キャッシュメモリなどに設定されたアクセスデー
タをＢＩするのが一般的である。

【０００２】

【従来の技術】図１５は従来例による情報処理装置用試
験装置を示すブロック図である。図１５に示した情報処
理装置用試験装置は、ＣＰＵ８１，中間バッファ８４，
データを格納したメモリ８５および外部ユニットである
外部入出力機構８６より構成される。この情報処理装置
用試験装置は、図示せぬが、ＢＩ試験を実施するために
必要なプログラムのメモリを有しているものとする。

【０００３】ＣＰＵ８１は、命令キャッシュ８２，オペ
ランドキャッシュ８３，命令制御部８７などを有し、命
令制御部８７を用いてＢＩ試験全体を制御する。その命
令制御部８７は、アクセス命令を実行するアクセス命令
実行部８７Ａと、期待値とＢＩ試験の実行結果とを比較
する比較制御部８７Ｂとにより構成される。アクセス命
令実行部８７Ａは、被試験であるＢＩ試験のための初期
設定を行う初期制御部８７１，ＢＩ試験の手順を示す被
試験命令列８７２，外部入出力機構８６の入出力を起動
する外部入出力起動部８７３より構成される。

【０００４】命令キャッシュ８２，オペランドキャッシ
ュ８３には、いずれも被試験命令列８７２および中間バ
ッファ８４が接続され、それぞれに被試験命令列８７２
の実行により中間バッファ８４経由で命令，オペランド
が設定される。外部入出力機構８６には、外部入出力起
動部８７３およびメモリ８５が接続され、その外部入出
力制御部８６からの入出力起動に従ってメモリ８５との
データの授受が行われる。中間バッファ８４はメモリ８
５に接続され、メモリ制御により読み出された命令およ
びオペランドを格納する。

【０００５】つぎに、上述した情報処理装置用試験装置
の動作について説明する。図１５に示した情報処理装置
用試験装置では、まず、アクセス命令実行部８７Ａにお
いて、初期制御部８７１により初期設定が行われ、その
後に被試験命令列８７２が実行される。この被試験命令
列８７２の実行により、メモリ８５に格納されている命
令，オペランドは、中間バッファ８４を経由して、それ
ぞれ命令キャッシュ８２，オペランドキャッシュ８３に
格納される。

【０００６】さらに、外部入出力起動部８７３により外
部入出力機構８６に起動がかけられると、外部入出力機
構８６によりメモリ８５がアクセスされる。このとき、
外部入出力機構８６からのアクセス先が被試験命令列８
７２によるアクセス先と同一メモリ域であった場合に
は、アクセスデータ（命令，オペランド）の一致をとる
ため、メモリ８５側から命令キャッシュ８２，オペラン
ドキャッシュ８３および中間バッファ８４に対し、図１
５に示したように、ＢＩ信号が発信される。命令キャッ
シュ８２，オペランドキャッシュ８３および中間バッフ
ァ８４では、ＢＩ信号によりアクセスデータが無効化さ
れる。

【０００７】そして、命令制御部８７では、比較制御部
８７Ｂにおいて被試験命令列８７２の実行結果とあらか
じめ設定された期待値との比較によりＢＩ試験の結果が
判断される。その後、制御がアクセス命令実行部８７Ａ
に移行して、ＢＩ試験が繰り返し実行される。

【０００８】

【発明が解決しようとする課題】上述したように、従来
例によるＢＩ試験においては、各検証形態（論理検証，
ボード検証，実機検証など）ごとに外部ユニットを接続
しないと相互関係がわからないので、当然、大きな検証
システムの構築が必要であった。ところが、論理シミュ
レーションの規模には制約があるため、検証システムに
必要とされるすべての回路を埋め込むことはできなかっ
たり、外部ユニットが論理的に接続できないなどの理由
から、検証が不可能となる場合があった。それゆえ、試
験全体をやり直す必要が生じて、作業効率が悪くなって
しまうという問題があった。

【０００９】この発明は、上述した従来例による問題を
解消するため、外部ユニットの支援を受けずに、より小
さい論理シミュレーションの段階でも早期に検証するこ
とで、試験全体の作業効率を向上させることが可能な情
報処理装置用試験および情報処理装置用試験方法を得る
ことを目的とする。

【００１０】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、請求項１の発明に係る情報処理装
置用試験装置は、第１メモリ上のアクセスデータを読み
出して一時的に保持する第２メモリを用いてアクセス競
合試験を行う情報処理装置用試験装置において、前記第
１メモリ上のアクセスデータに対するアクセスを実行の
対象とする被試験命令列をあらかじめ用意しておき、前
記被試験命令列に従って前記第１メモリをアクセスし、
前記第１メモリ上のアクセスデータを読み出して前記第
２メモリに保持させるアクセス命令実行手段と、前記ア
クセス命令実行手段により前記第２メモリに保持された
アクセスデータが一定に、もしくは任意に無効化対象と
して決められた場合に前記第２メモリに保持されたアク
セスデータを無効化する無効化制御手段と、前記無効化
制御手段による無効化結果の正否を判断する判断手段
と、を備えたことを特徴とする。

【００１１】この請求項１によれば、被試験命令列に従
って第１メモリ上のアクセスデータを読み出して第２メ
モリに保持させ、その保持されたアクセスデータが一定
に、もしくは任意に無効化対象として決められた場合に
第２メモリに保持されたアクセスデータを無効化して、
その無効化結果の正否を判断するようにしたので、外部
ユニットの支援を受けずに、より小さい論理シミュレー
ションの段階でも早期に検証を行うことができ、これに
よって、試験全体の作業効率を向上させることが可能で
ある。

【００１２】また、請求項２の発明に係る情報処理装置
用試験装置は、メモリ上の命令データ，オペランドデー
タをアクセスデータとしてそれぞれ格納する命令キャッ
シュ，オペランドキャッシュを用いてアクセス競合試験
を行う情報処理装置用試験装置において、 前記命令キ
ャッシュおよび前記オペランドキャッシュに対するアク
セスを実行の対象とする被試験命令列をあらかじめ用意
しておき、前記被試験命令列に従って前記メモリをアク
セスし、前記メモリ上のアクセスデータを前記命令キャ
ッシュ，前記オペランドキャッシュに設定するアクセス
命令実行手段と、前記アクセス命令実行手段により前記
オペランドキャッシュに設定されたアクセスデータが前
記メモリ上で無効化対象としてあらかじめ決められたア
ドレスのデータであった場合に前記設定されたアクセス
データを無効化する無効化制御手段と、前記無効化制御
手段による無効化結果の正否を判断する判断手段と、を
備えたことを特徴とする。

【００１３】この請求項２の発明によれば、キャッシュ
アクセスを実行の対象とする被試験命令列をあらかじめ
用意しておき、その被試験命令列に従ってメモリ上のア
クセスデータを命令キャッシュ，オペランドキャッシュ
に設定し、オペランドキャッシュに設定されたアクセス
データがメモリ上で無効化対象としてあらかじめ決めら
れたアドレスのデータであった場合にその設定されたア
クセスデータを無効化して、その無効化結果の正否を判
断するようにしたので、オペランドキャッシュを無効化
のターゲットとした場合に、外部ユニットの支援を受け
ずに、より小さい論理シミュレーションの段階でも早期
に検証を行うことができ、これによって、試験全体の作
業効率を向上させることが可能である。

【００１４】また、請求項３の発明に係る情報処理装置
用試験装置は、メモリ上の命令データ，オペランドデー
タをアクセスデータとしてそれぞれ格納する命令キャッ
シュ，オペランドキャッシュを用いてアクセス競合試験
を行う情報処理装置用試験装置において、前記命令キャ
ッシュおよび前記オペランドキャッシュに対するアクセ
スを実行の対象とする被試験命令列をあらかじめ用意し
ておき、前記被試験命令列に従って前記メモリをアクセ
スし、前記メモリ上のアクセスデータを前記命令キャッ
シュ，前記オペランドキャッシュに設定するアクセス命
令実行手段と、前記アクセス命令実行手段により前記命
令キャッシュに設定されたアクセスデータが前記メモリ
上で無効化対象としてあらかじめ決められたアドレスの
データであった場合に前記設定されたアクセスデータを
無効化する無効化制御手段と、前記無効化制御手段によ
る無効化結果の正否を判断する判断手段と、を備えたこ
とを特徴とする。

【００１５】この請求項３の発明によれば、キャッシュ
アクセスを実行の対象とする被試験命令列をあらかじめ
用意しておき、その被試験命令列に従ってメモリ上のア
クセスデータを命令キャッシュ，オペランドキャッシュ
に設定し、命令キャッシュに設定されたアクセスデータ
がメモリ上で無効化対象としてあらかじめ決められたア
ドレスのデータであった場合にその設定されたアクセス
データを無効化して、その無効化結果の正否を判断する
ようにしたので、命令キャッシュを無効化のターゲット
とした場合に、外部ユニットの支援を受けずに、より小
さい論理シミュレーションの段階でも早期に検証を行う
ことができ、これによって、試験全体の作業効率を向上
させることが可能である。

【００１６】また、請求項４の発明に係る情報処理装置
用試験装置は、メモリ上の命令データ，オペランドデー
タをアクセスデータとして中間バッファを経由してそれ
ぞれ格納する命令キャッシュ，オペランドキャッシュを
用いてアクセス競合試験を行う情報処理装置用試験装置
において、前記中間バッファに対するアクセスを実行の
対象とする被試験命令列をあらかじめ用意しておき、前
記被試験命令列に従って前記メモリをアクセスし、前記
メモリ上のアクセスデータを前記中間バッファに設定す
るアクセス命令実行手段と、前記アクセス命令実行手段
により前記中間バッファに設定されたアクセスデータが
前記メモリ上で無効化対象としてあらかじめ決められた
アドレスのデータであった場合に前記設定されたアクセ
スデータを無効化する無効化制御手段と、前記無効化制
御手段による無効化結果の正否を判断する判断手段と、
を備えたことを特徴とする。

【００１７】この請求項４の発明によれば、バッファア
クセスを実行の対象とする被試験命令列をあらかじめ用
意しておき、その被試験命令列に従ってメモリ上のアク
セスデータを中間バッファに設定し、その中間バッファ
に設定されたアクセスデータがメモリ上で無効化対象と
してあらかじめ決められたアドレスのデータであった場
合にその設定されたアクセスデータを無効化して、その
無効化結果の正否を判断するようにしたので、中間バッ
ファを無効化のターゲットとした場合に、外部ユニット
の支援を受けずに、より小さい論理シミュレーションの
段階でも早期に検証を行うことができ、これによって、
試験全体の作業効率を向上させることが可能である。

【００１８】また、請求項５の発明に係る情報処理装置
用試験装置は、メモリ上の命令データ，オペランドデー
タをアクセスデータとして中間バッファを経由してそれ
ぞれ格納する命令キャッシュ，オペランドキャッシュを
用いてアクセス競合試験を行う情報処理装置用試験装置
において、前記命令キャッシュ，前記オペランドキャッ
シュおよび前記中間バッファに対するアクセスを実行の
対象とする被試験命令列をあらかじめ用意しておき、前
記被試験命令列に従って前記メモリをアクセスし、前記
メモリ上のアクセスデータを前記中間バッファ，前記命
令キャッシュ，前記オペランドキャッシュに設定するア
クセス命令実行手段と、無効化対象とすべき前記メモリ
のアドレスを一定に、もしくは任意に決定し、そのアド
レスを記憶するアドレス記憶手段と、前記アクセス命令
実行手段により前記中間バッファ，前記命令キャッシュ
および前記オペランドキャッシュに設定されたアクセス
データが前記メモリ上で前記アドレス記憶手段に記憶さ
れたアドレスのデータであった場合に前記設定されたア
クセスデータを無効化する無効化制御手段と、前記無効
化制御手段による無効化結果の正否を判断する判断手段
と、を備えたことを特徴とする。

【００１９】この請求項５の発明によれば、キャッシュ
アクセスおよびバッファアクセスを実行の対象とする被
試験命令列をあらかじめ用意しておき、その被試験命令
列に従ってメモリ上のアクセスデータを命令キャッシ
ュ，オペランドキャッシュおよび中間バッファに設定
し、その設定されたアクセスデータがメモリ上で無効化
対象として一定に、もしくは任意に決定されたアドレス
のデータであった場合にその設定されたアクセスデータ
を無効化して、その無効化結果の正否を判断するように
したので、命令キャッシュ，オペランドキャッシュおよ
び中間バッファを一定もしくは任意のアドレスを用いて
無効化のターゲットとした場合に、外部ユニットの支援
を受けずに、より小さい論理シミュレーションの段階で
も早期に検証を行うことができ、これによって、試験全
体の作業効率を向上させることが可能である。

【００２０】また、請求項６の発明に係る情報処理装置
用試験装置は、メモリ上の命令データ，オペランドデー
タをアクセスデータとして中間バッファを経由してそれ
ぞれ格納する命令キャッシュ，オペランドキャッシュを
用いてアクセス競合試験を行う情報処理装置用試験装置
において、前記命令キャッシュ，前記オペランドキャッ
シュおよび前記中間バッファに対するアクセスを実行の
対象とする被試験命令列をあらかじめ用意しておき、前
記被試験命令列に従って前記メモリをアクセスし、前記
メモリ上のアクセスデータを前記中間バッファ，前記命
令キャッシュ，前記オペランドキャッシュに設定するア
クセス命令実行手段と、前記アクセス命令実行手段によ
り設定されたアクセスデータを無効化にするタイミング
を一定に、もしくは任意に決定し、そのタイミングを記
憶するタイミング記憶手段と、前記アクセス命令実行手
段により前記中間バッファ，前記命令キャッシュおよび
前記オペランドキャッシュに設定されたアクセスデータ
が前記タイミング記憶手段に記憶されたタイミングのと
きに前記メモリ上であらかじめ決められたアドレスのデ
ータであった場合に前記設定されたアクセスデータを無
効化する無効化制御手段と、前記無効化制御手段による
無効化結果の正否を判断する判断手段と、を備えたこと
を特徴とする。

【００２１】この請求項６の発明によれば、キャッシュ
アクセスおよびバッファアクセスを実行の対象とする被
試験命令列をあらかじめ用意しておき、その被試験命令
列に従ってメモリ上のアクセスデータを命令キャッシ
ュ，オペランドキャッシュおよび中間バッファに設定
し、一定に、もしくは任意に決定されたタイミングのと
きに、命令キャッシュ，オペランドキャッシュおよび中
間バッファに設定されたアクセスデータがメモリ上で無
効化対象としてあらかじめ決められたアドレスのデータ
であった場合にその設定されたアクセスデータを無効化
して、その無効化結果の正否を判断するようにしたの
で、命令キャッシュ，オペランドキャッシュおよび中間
バッファを一定もしくは任意のタイミングを用いて無効
化のターゲットとした場合に、外部ユニットの支援を受
けずに、より小さい論理シミュレーションの段階でも早
期に検証を行うことができ、これによって、試験全体の
作業効率を向上させることが可能である。

【００２２】また、請求項７の発明に係る情報処理装置
用試験装置は、メモリ上の命令データ，オペランドデー
タをアクセスデータとして中間バッファを経由してそれ
ぞれ格納する命令キャッシュ，オペランドキャッシュを
用いてアクセス競合試験を行う情報処理装置用試験装置
において、前記命令キャッシュ，前記オペランドキャッ
シュおよび前記中間バッファに対するアクセスを実行の
対象とする被試験命令列をあらかじめ用意しておき、前
記被試験命令列に従って前記メモリをアクセスし、前記
メモリ上のアクセスデータを前記中間バッファ，前記命
令キャッシュ，前記オペランドキャッシュに設定するア
クセス命令実行手段と、無効化対象とすべき前記メモリ
のアドレスを一定に、もしくは任意に決定し、そのアド
レスを記憶するアドレス記憶手段と、前記アクセス命令
実行手段により設定されたアクセスデータを無効化にす
るタイミングを一定に、もしくは任意に決定し、そのタ
イミングを記憶するタイミング記憶手段と、前記アクセ
ス命令実行手段により前記中間バッファ，前記命令キャ
ッシュおよび前記オペランドキャッシュに設定されたア
クセスデータが前記タイミング記憶手段に記憶されたタ
イミングのときに前記メモリ上で前記アドレス記憶手段
に記憶されたアドレスのデータであった場合に前記設定
されたアクセスデータを無効化する無効化制御手段と、
前記無効化制御手段による無効化結果の正否を判断する
判断手段と、を備えたことを特徴とする。

【００２３】この請求項７の発明によれば、キャッシュ
アクセスおよびバッファアクセスを実行の対象とする被
試験命令列をあらかじめ用意しておき、その被試験命令
列に従ってメモリ上のアクセスデータを命令キャッシ
ュ，オペランドキャッシュおよび中間バッファに設定
し、一定に、もしくは任意に決定されたタイミングのと
きに、命令キャッシュ，オペランドキャッシュおよび中
間バッファに設定されたアクセスデータがメモリ上で無
効化対象として一定に、もしくは任意に決定されたアド
レスのデータであった場合にその設定されたアクセスデ
ータを無効化して、その無効化結果の正否を判断するよ
うにしたので、命令キャッシュ，オペランドキャッシュ
および中間バッファを一定もしくは任意のアドレスと一
定もしくは任意のタイミングを用いて無効化のターゲッ
トとした場合に、外部ユニットの支援を受けずに、より
小さい論理シミュレーションの段階でも早期に検証を行
うことができ、これによって、試験全体の作業効率を向
上させることが可能である。

【００２４】また、請求項８の発明に係る情報処理装置
用試験装置は、メモリ上の命令データ，オペランドデー
タをアクセスデータとして中間バッファを経由してそれ
ぞれ格納する命令キャッシュ，オペランドキャッシュを
用いてアクセス競合試験を行う情報処理装置用試験装置
において、初期状態として、前記メモリをアクセスし
て、前記中間バッファ，前記命令キャッシュおよび前記
オペランドキャッシュにアクセスデータを設定する初期
設定手段と、前記命令キャッシュおよび前記オペランド
キャッシュと前記中間バッファとを切り離す切り離し制
御手段と、前記切り離し制御手段による切り離し状態
で、前記命令キャッシュ，前記オペランドキャッシュお
よび前記中間バッファに対するアクセスを実行の対象と
する被試験命令列をあらかじめ用意しておき、前記被試
験命令列に従って前記メモリをアクセスし、前記メモリ
上のアクセスデータを前記中間バッファに設定するアク
セス命令実行手段と、前記切り離し制御手段による切り
離し状態で、前記初期設定手段により前記命令キャッシ
ュおよび前記オペランドキャッシュに設定されたアクセ
スデータと前記アクセス命令実行手段により前記中間バ
ッファに設定されたアクセスデータとが前記メモリ上で
一定に、もしくは任意に無効対象として決められたアド
レスのデータであった場合に、前記命令キャッシュ，前
記オペランドキャッシュ，前記中間バッファにそれぞれ
設定されたアクセスデータを無効化する無効化制御手段
と、前記無効化制御手段による無効化結果の正否を判断
する判断手段と、を備えたことを特徴とする。

【００２５】この請求項８の発明によれば、初期状態と
して、メモリをアクセスして、中間バッファ，命令キャ
ッシュおよびオペランドキャッシュにアクセスデータを
設定し、命令キャッシュおよびオペランドキャッシュと
中間バッファとの切り離し状態で、命令キャッシュ，オ
ペランドキャッシュおよび中間バッファに対するアクセ
スを実行の対象とする被試験命令列をあらかじめ用意し
ておき、被試験命令列に従ってメモリをアクセスし、メ
モリ上のアクセスデータを中間バッファに設定し、命令
キャッシュおよびオペランドキャッシュに初期設定され
たアクセスデータと被試験命令列で中間バッファに設定
されたアクセスデータとがメモリ上で一定に、もしくは
任意に無効対象として決められたアドレスのデータであ
った場合に、命令キャッシュ，オペランドキャッシュ，
中間バッファにそれぞれ設定されたアクセスデータを無
効化し、その無効化結果の正否を判断するようにしたの
で、命令キャッシュ，オペランドキャッシュおよび中間
バッファを無効化のターゲットとし、かつ本来キャッシ
ュ側での無効化が不可能な状態であっても、外部ユニッ
トの支援を受けずに、より小さい論理シミュレーション
の段階でも早期に検証を行うことができ、これによっ
て、試験全体の作業効率を向上させることが可能であ
る。

【００２６】また、請求項９の発明に係る情報処理装置
用試験装置は、請求項１〜８のいずれか一つの発明にお
いて、前記判断手段は、前記無効化制御手段による無効
化結果があらかじめ用意された期待値に合致した場合に
無効化の正常という判断結果を得て、一方、不一致した
場合に無効化の異常という判断結果を得ることを特徴と
する。

【００２７】この請求項９の発明によれば、無効化結果
があらかじめ用意された期待値に合致した場合に無効化
の正常という判断結果を得て、一方、不一致した場合に
無効化の異常という判断結果を得るようにしたので、外
部ユニットの支援を受けて試験を行う場合と同様の試験
結果を擬似的に取得することが可能である。

【００２８】また、請求項１０の発明に係る情報処理装
置用試験方法は、第１メモリ上のアクセスデータを読み
出して一時的に保持する第２メモリを用いてアクセス競
合試験を行う情報処理装置用試験方法において、前記第
１メモリ上のアクセスデータに対するアクセスを実行の
対象とする被試験命令列をあらかじめ用意しておき、前
記被試験命令列に従って前記第１メモリをアクセスし、
前記第１メモリ上のアクセスデータを読み出して前記第
２メモリに保持させる第１工程と、前記第１工程により
前記第２メモリに保持されたアクセスデータが一定に、
もしくは任意に無効化対象として決められた場合に前記
第２メモリに保持されたアクセスデータを無効化する第
２工程と、前記第２工程による無効化結果の正否を判断
する第３工程と、を含んだことを特徴とする。

【００２９】この請求項１０の発明によれば、被試験命
令列に従って第１メモリ上のアクセスデータを読み出し
て第２メモリに保持させ、その保持されたアクセスデー
タが一定に、もしくは任意に無効化対象として決められ
た場合に第２メモリに保持されたアクセスデータを無効
化して、その無効化結果の正否を判断する工程にしたの
で、外部ユニットの支援を受けずに、より小さい論理シ
ミュレーションの段階でも早期に検証を行うことがで
き、これによって、試験全体の作業効率を向上させるこ
とが可能である。

【００３０】

【発明の実施の形態】以下に添付図面を参照して、この
発明に係る情報処理装置用試験装置および情報処理装置
用試験方法の好適な実施の形態を詳細に説明する。

【００３１】（実施の形態１）まず、構成について説明
する。図１はこの発明の実施の形態１による情報処理装
置用試験装置を示すブロック図である。図１に示した情
報処理装置用試験装置は、ＣＰＵ１１，中間バッファ１
４およびデータを格納したメモリ１５より構成される。
この情報処理装置用試験装置は、図示せぬが、ＢＩ試験
を実施するために必要なプログラムのメモリを有してい
るものとする。

【００３２】ＣＰＵ１１は、命令データ（アクセスデー
タ）を格納する命令キャッシュ１２，オペランドデータ
（アクセスデータ）を格納するオペランドキャッシュ１
３，ＢＩ発信を制御するＢＩ制御部１６，ＢＩ試験全般
を制御する命令制御部１７などを有している。ＢＩ制御
部１６は、ＢＩ信号発信許可レジスタ１６１およびＢＩ
信号種別レジスタ１６２から構成される制御レジスタ群
１６ＡとＢＩ信号発信部１６Ｂとを有している。

【００３３】制御レジスタ群１６Ａにおいて、ＢＩ信号
発信許可レジスタ１６１は、ＢＩ制御からターゲットと
なるキャッシュすなわちオペランドキャッシュ１３に対
してＢＩ信号の入力を許可するデータを格納する。ＢＩ
信号種別レジスタ１６２は、ＢＩ発信先のキャッシュの
種別（この場合にはオペランドキャッシュ１３を指す）
を指示するデータを格納する。ＢＩ信号発信部１６Ｂ
は、オペランドキャッシュ１３に接続され、制御レジス
タ群１６Ａに設定されたデータに基づいてＢＩ信号を生
成し、そのＢＩ信号をターゲットとなるオペランドキャ
ッシュ１３に対して発信する処理を実施する。命令制御
部１７は、アクセス命令を実行するアクセス命令実行部
１７Ａと期待値とＢＩ試験の実行結果とを比較する比較
制御部１７Ｂとにより構成される。アクセス命令実行部
１７Ａは、被試験であるＢＩ試験のための初期設定を行
う初期制御部１７１およびＢＩ試験の手順を示す被試験
命令列１７２より構成される。

【００３４】命令キャッシュ１２，オペランドキャッシ
ュ１３には、いずれにも被試験命令列１７２および中間
バッファ１４が接続され、それぞれに被試験命令列１７
２の実行により中間バッファ１４経由で命令，オペラン
ドがキャッシュされる。中間バッファ１４は命令キャッ
シュ１２，オペランドキャッシュ１３およびメモリ１５
に接続され、メモリ制御によりメモリ１５から読み出さ
れた命令およびオペランドをアクセスデータとして格納
するとともに、命令データを命令キャッシュ１２に出力
し、かつオペランドデータをオペランドキャッシュ１３
に出力する。

【００３５】つぎに、上記構成による動作について説明
する。図２はこの発明の実施の形態１による動作を説明
するフローチャートである。まず、命令制御部１７にお
いて、アクセス命令実行部１７ＡによりＢＩ試験で動作
するのに必要最低限の初期設定が行われる（ステップＳ
１０１）。その際、被試験命令列１７２が設定される。
続いて、ＢＩ制御部１６において、オペランドキャッシ
ュ１３をターゲットとしたＢＩ制御のための制御レジス
タ群１６Ａの設定が行われる（ステップＳ１０２）。す
なわち、制御レジスタ群１６Ａにおいて、ＢＩ信号発信
許可レジスタ１６１には、オペランドキャッシュ１３に
対してＢＩ信号の入力を許可する指示データが格納さ
れ、かつ、ＢＩ信号種別レジスタ１６２には、ＢＩ発信
先であるオペランドキャッシュ１３の種別を示す種別デ
ータが格納される。

【００３６】この後、命令制御部１７において、比較制
御部１７Ｂには、ＢＩ試験で期待する期待値データが設
定され（ステップＳ１０３）、すでに設定済みの被試験
命令列１７２が実行される（ステップＳ１０４）。この
被試験命令列１７２の実行により、メモリ１５に格納さ
れている命令，オペランドは、中間バッファ１４を経由
して、それぞれ命令キャッシュ１２，オペランドキャッ
シュ１３に格納される。このとき、ＢＩ制御部１６にお
いては、ターゲットにオペランドキャッシュ１３が選定
されていることから、ＢＩ信号発信部１６Ｂは、オペラ
ンドキャッシュ１３に対してＢＩ信号を多発させる。こ
のＢＩ信号は、メモリ１５上の一定のアクセスデータに
対する無効化のための信号である。

【００３７】上述した被試験命令列１７２の実行によ
り、メモリ１５から読み出されたアクセスデータは、中
間バッファ１４を経由して命令については命令キャッシ
ュ１２に設定され、一方、オペランドについてはオペラ
ンドキャッシュ１３に設定される。ＢＩ信号がオペラン
ドキャッシュ１３に出力されたときに、ＢＩ信号で無効
化対象としているメモリ１５上のアクセスデータが被試
験命令列１７２の実行でオペランドキャッシュ１３に設
定されたアクセスデータであれば、そのオペランドキャ
ッシュ１３に設定されたアクセスデータはＢＩ（無効
化）される。この実行後、比較制御部１７ＢにＢＩ制御
による試験結果が収集され（ステップＳ１０５）、そこ
で試験結果と期待値との比較が行われる（ステップＳ１
０６）。

【００３８】その結果、一致が得られ（ステップＳ１０
７）、かつ試験を続行する場合には（ステップＳ１０
９）、被試験命令列１７２のつぎのステップを実行する
ため、処理は再びステップＳ１０３に戻るが、不一致が
得られた場合には（ステップＳ１０７）、図示せぬが、
表示などの報知手段を用いてエラー処理が実行され（ス
テップＳ１０８）、試験を続行する場合に処理は再びス
テップＳ１０３に戻る（ステップＳ１０９）。以上のス
テップＳ１０３〜ステップＳ１０８までの動作は、試験
終了まで繰り返し実行される（ステップＳ１０９）。

【００３９】以上説明したように、この実施の形態１に
よれば、アクセス命令実行部１７Ａにおいて、キャッシ
ュアクセスを実行の対象とする被試験命令列１７２をあ
らかじめ用意しておき、その被試験命令列１７２に従っ
てメモリ１５上のアクセスデータを命令キャッシュ１
２，オペランドキャッシュ１３に設定し、ＢＩ制御部１
６において、オペランドキャッシュ１３に設定されたア
クセスデータがメモリ１５上で無効化対象としてあらか
じめ決められたアドレスのデータであった場合にその設
定されたアクセスデータをＢＩで無効化して、比較制御
部１７Ｂによりその無効化結果の正否を判断するように
したので、オペランドキャッシュ１３を無効化のターゲ
ットとした場合に、外部ユニットの支援を受けずに、よ
り小さい論理シミュレーションの段階でも早期に検証を
行うことができ、これによって、試験全体の作業効率を
向上させることが可能である。

【００４０】また、ＢＩ発信先をオペランドキャッシュ
１３にするだけで、ＢＩ処理の結果があらかじめ用意さ
れた期待値に合致した場合にＢＩ正常という判断結果を
得、一方、不一致した場合にＢＩ異常という判断結果を
得るようにしたので、外部ユニットの支援を受けて試験
を行う場合と同様の試験結果を擬似的に取得することが
可能である。

【００４１】（実施の形態２）さて、前述した実施の形
態１では、オペランドキャッシュをＢＩ処理のターゲッ
トにしていたが、以下に説明する実施の形態２のよう
に、命令キャッシュをＢＩ処理のターゲットにしてもよ
い。

【００４２】まず、構成について説明する。図３はこの
発明の実施の形態２による情報処理装置用試験装置を示
すブロック図である。図３に示した情報処理装置用試験
装置は、ＣＰＵ２１，中間バッファ２４およびデータを
格納したメモリ２５より構成される。この情報処理装置
用試験装置は、図示せぬが、ＢＩ試験を実施するために
必要なプログラムのメモリを有しているものとする。

【００４３】ＣＰＵ２１は、命令データ（アクセスデー
タ）を格納する命令キャッシュ２２，オペランドデータ
（アクセスデータ）を格納するオペランドキャッシュ２
３，ＢＩ発信を制御するＢＩ制御部２６，ＢＩ試験全般
を制御する命令制御部２７などを有している。ＢＩ制御
部２６は、ＢＩ信号発信許可レジスタ２６１およびＢＩ
信号種別レジスタ２６２から構成される制御レジスタ群
２６ＡとＢＩ信号発信部２６Ｂとを有している。

【００４４】制御レジスタ群２６Ａにおいて、ＢＩ信号
発信許可レジスタ２６１は、ＢＩ制御からターゲットと
なるキャッシュすなわち命令キャッシュ２２に対してＢ
Ｉ信号の入力を許可するデータを格納する。ＢＩ信号種
別レジスタ２６２は、ＢＩ発信先のキャッシュの種別
（この場合には命令キャッシュ２２を指す）を指示する
データを格納する。ＢＩ信号発信部２６Ｂは、命令キャ
ッシュ２２に接続され、制御レジスタ群２６Ａに設定さ
れたデータに基づいてＢＩ信号を生成し、そのＢＩ信号
をターゲットとなる命令キャッシュ２２に対して発信す
る処理を実施する。

【００４５】命令制御部２７は、アクセス命令を実行す
るアクセス命令実行部２７Ａと期待値とＢＩ試験の実行
結果とを比較する比較制御部２７Ｂとにより構成され
る。アクセス命令実行部２７Ａは、被試験であるＢＩ試
験のための初期設定を行う初期制御部２７１およびＢＩ
試験の手順を示す被試験命令列２７２より構成される。

【００４６】命令キャッシュ２２，オペランドキャッシ
ュ２３には、いずれにも被試験命令列２７２および中間
バッファ２４が接続され、それぞれに被試験命令列２７
２の実行により中間バッファ２４経由で命令，オペラン
ドがキャッシュされる。中間バッファ２４は命令キャッ
シュ２２，オペランドキャッシュ２３およびメモリ２５
に接続され、メモリ制御によりメモリ２５から読み出さ
れた命令およびオペランドをアクセスデータとして格納
するとともに、命令データを命令キャッシュ２２に出力
し、かつオペランドデータをオペランドキャッシュ２３
に出力する。

【００４７】つぎに、上記構成による動作について説明
する。図４はこの発明の実施の形態２による動作を説明
するフローチャートである。まず、命令制御部２７にお
いて、アクセス命令実行部２７ＡによりＢＩ試験で動作
するのに必要最低限の初期設定が行われる（ステップＳ
２０１）。その際、被試験命令列２７２が設定される。
続いて、ＢＩ制御部２６において、命令キャッシュ２２
をターゲットとしたＢＩ制御のための制御レジスタ群２
６Ａの設定が行われる（ステップＳ２０２）。

【００４８】すなわち、制御レジスタ群２６Ａにおい
て、ＢＩ信号発信許可レジスタ２６１には、命令キャッ
シュ２２に対してＢＩ信号の入力を許可する指示データ
が格納され、かつ、ＢＩ信号種別レジスタ２６２には、
ＢＩ発信先である命令キャッシュ２２の種別を示す種別
データが格納される。

【００４９】この後、命令制御部２７において、比較制
御部２７Ｂには、ＢＩ試験で期待する期待値データが設
定され（ステップＳ２０３）、すでに設定済みの被試験
命令列２７２が実行される（ステップＳ２０４）。この
被試験命令列２７２の実行により、メモリ２５に格納さ
れている命令，オペランドは、中間バッファ２４を経由
して、それぞれ命令キャッシュ２２，オペランドキャッ
シュ２３に格納される。このとき、ＢＩ制御部２６にお
いては、ターゲットに命令キャッシュ２２が選定されて
いることから、ＢＩ信号発信部２６Ｂは、命令キャッシ
ュ２２に対してＢＩ信号を多発させる。このＢＩ信号
は、メモリ２５上の一定のアクセスデータに対する無効
化のための信号である。

【００５０】上述した被試験命令列２７２の実行によ
り、メモリ２５から読み出されたアクセスデータは、中
間バッファ２４を経由して命令については命令キャッシ
ュ２２に設定され、一方、オペランドについてはオペラ
ンドキャッシュ２３に設定される。ＢＩ信号が命令キャ
ッシュ２２に出力されたときに、ＢＩ信号で無効化対象
としているメモリ２５上のアクセスデータが被試験命令
列２７２の実行で命令キャッシュ２２に設定されたアク
セスデータであれば、その命令キャッシュ２２に設定さ
れたアクセスデータはＢＩ（無効化）される。この実行
後、比較制御部２７ＢにＢＩ制御による試験結果が収集
され（ステップＳ２０５）、そこで試験結果と期待値と
の比較が行われる（ステップＳ２０６）。

【００５１】その結果、一致が得られ（ステップＳ２０
７）、かつ試験を続行する場合には（ステップＳ２０
９）、被試験命令列２７２のつぎのステップを実行する
ため、処理は再びステップＳ２０３に戻るが、不一致が
得られた場合には（ステップＳ２０７）、図示せぬが、
表示などの報知手段を用いてエラー処理が実行され（ス
テップＳ２０８）、試験を続行する場合に処理は再びス
テップＳ２０３に戻る（ステップＳ２０９）。以上のス
テップＳ２０３〜ステップＳ２０８までの動作は、試験
終了まで繰り返し実行される（ステップＳ２０９）。

【００５２】以上説明したように、この実施の形態２に
よれば、アクセス命令実行部２７Ａにおいて、キャッシ
ュアクセスを実行の対象とする被試験命令列２７２をあ
らかじめ用意しておき、その被試験命令列２７２に従っ
てメモリ２５上のアクセスデータを命令キャッシュ２
２，オペランドキャッシュ２３に設定し、ＢＩ制御部２
６において、命令キャッシュ２２に設定されたアクセス
データがメモリ２５上で無効化対象としてあらかじめ決
められたアドレスのデータであった場合にその設定され
たアクセスデータを無効化して、比較制御部２７Ｂによ
りその無効化結果の正否を判断するようにしたので、命
令キャッシュ２２を無効化のターゲットとした場合に、
外部ユニットの支援を受けずに、より小さい論理シミュ
レーションの段階でも早期に検証を行うことができ、こ
れによって、試験全体の作業効率を向上させることが可
能である。

【００５３】また、ＢＩ発信先を命令キャッシュ２２に
するだけで、ＢＩ処理の結果があらかじめ用意された期
待値に合致した場合にＢＩ正常という判断結果を得て、
一方、不一致した場合にＢＩ異常という判断結果を得る
ようにしたので、外部ユニットの支援を受けて試験を行
う場合と同様の試験結果を擬似的に取得することが可能
である。

【００５４】（実施の形態３）さて、前述した実施の形
態１および２では、キャッシュをＢＩ処理のターゲット
にしていたが、以下に説明する実施の形態３のように、
中間バッファをＢＩ処理のターゲットにしてもよい。

【００５５】まず、構成について説明する。図５はこの
発明の実施の形態３による情報処理装置用試験装置を示
すブロック図である。図５に示した情報処理装置用試験
装置は、ＣＰＵ３１，中間バッファ３４およびデータを
格納したメモリ３５より構成される。この情報処理装置
用試験装置は、図示せぬが、ＢＩ試験を実施するために
必要なプログラムのメモリを有しているものとする。

【００５６】ＣＰＵ３１は、命令データ（アクセスデー
タ）を格納する命令キャッシュ３２，オペランドデータ
（アクセスデータ）を格納するオペランドキャッシュ３
３，ＢＩ発信を制御するＢＩ制御部３６，ＢＩ試験全般
を制御する命令制御部３７などを有している。ＢＩ制御
部３６は、ＢＩ信号発信許可レジスタ３６１およびＢＩ
信号種別レジスタ３６２から構成される制御レジスタ群
３６ＡとＢＩ信号発信部３６Ｂとを有している。

【００５７】制御レジスタ群３６Ａにおいて、ＢＩ信号
発信許可レジスタ３６１は、ＢＩ制御からターゲットと
なるバッファすなわち中間バッファ３４に対してＢＩ信
号の入力を許可するデータを格納する。ＢＩ信号種別レ
ジスタ３６２は、ＢＩ発信先の種別（この場合には中間
バッファ３４を指す）を指示するデータを格納する。Ｂ
Ｉ信号発信部３６Ｂは、中間バッファ３４に接続され、
制御レジスタ群３６Ａに設定されたデータに基づいてＢ
Ｉ信号を生成し、そのＢＩ信号をターゲットとなる中間
バッファ３４に対して発信する処理を実施する。

【００５８】命令制御部３７は、アクセス命令を実行す
るアクセス命令実行部３７Ａと期待値とＢＩ試験の実行
結果とを比較する比較制御部３７Ｂとにより構成され
る。アクセス命令実行部３７Ａは、被試験であるＢＩ試
験のための初期設定を行う初期制御部３７１およびＢＩ
試験の手順を示す被試験命令列３７２より構成される。

【００５９】命令キャッシュ３２，オペランドキャッシ
ュ３３には、いずれにも被試験命令列３７２および中間
バッファ３４が接続され、それぞれに被試験命令列３７
２の実行により中間バッファ３４経由で命令，オペラン
ドがキャッシュされる。中間バッファ３４は命令キャッ
シュ３２，オペランドキャッシュ３３およびメモリ３５
に接続され、メモリ制御によりメモリ３５から読み出さ
れた命令およびオペランドをアクセスデータとして格納
するとともに、命令データを命令キャッシュ３２に出力
し、かつオペランドデータをオペランドキャッシュ３３
に出力する。

【００６０】つぎに、上記構成による動作について説明
する。図６はこの発明の実施の形態３による動作を説明
するフローチャートである。まず、命令制御部３７にお
いて、アクセス命令実行部３７ＡによりＢＩ試験で動作
するのに必要最低限の初期設定が行われる（ステップＳ
３０１）。その際、被試験命令列３７２が設定される。
続いて、ＢＩ制御部３６において、中間バッファ３４を
ターゲットとしたＢＩ制御のための制御レジスタ群３６
Ａの設定が行われる（ステップＳ３０２）。すなわち、
制御レジスタ群３６Ａにおいて、ＢＩ信号発信許可レジ
スタ３６１には、中間バッファ３４に対してＢＩ信号の
入力を許可する指示データが格納され、かつ、ＢＩ信号
種別レジスタ３６２には、ＢＩ発信先である中間バッフ
ァ３４の種別を示す種別データが格納される。

【００６１】この後、命令制御部３７において、比較制
御部３７Ｂには、ＢＩ試験で期待する期待値データが設
定され（ステップＳ３０３）、すでに設定済みの被試験
命令列３７２が実行される（ステップＳ３０４）。この
被試験命令列３７２の実行により、メモリ３５に格納さ
れている命令，オペランドは、中間バッファ３４を経由
して、それぞれ命令キャッシュ３２，オペランドキャッ
シュ３３に格納される。このとき、ＢＩ制御部３６にお
いては、ターゲットに中間バッファ３４が選定されてい
ることから、ＢＩ信号発信部３６Ｂは、中間バッファ３
４に対してＢＩ信号を多発させる。このＢＩ信号は、メ
モリ３５上の一定のアクセスデータに対する無効化のた
めの信号である。

【００６２】上述した被試験命令列３７２の実行によ
り、メモリ３５から読み出されたアクセスデータは、中
間バッファ３４を経由して命令については命令キャッシ
ュ３２に設定され、一方、オペランドについてはオペラ
ンドキャッシュ３３に設定される。ＢＩ信号が中間バッ
ファ３４に出力されたときに、ＢＩ信号で無効化対象と
しているメモリ３５上のアクセスデータが被試験命令列
３７２の実行で中間バッファ３４に設定されたアクセス
データであれば、その中間バッファ３４に設定されたア
クセスデータはＢＩ（無効化）される。この実行後、比
較制御部３７ＢにＢＩ制御による試験結果が収集され
（ステップＳ３０５）、そこで試験結果と期待値との比
較が行われる（ステップＳ３０６）。

【００６３】その結果、一致が得られ（ステップＳ３０
７）、かつ試験を続行する場合には（ステップＳ３０
９）、被試験命令列３７２のつぎのステップを実行する
ため、処理は再びステップＳ３０３に戻るが、不一致が
得られた場合には（ステップＳ３０７）、図示せぬが、
表示などの報知手段を用いてエラー処理が実行され（ス
テップＳ３０８）、試験を続行する場合に処理は再びス
テップＳ３０３に戻る（ステップＳ３０９）。以上のス
テップＳ３０３〜ステップＳ３０８までの動作は、試験
終了まで繰り返し実行される（ステップＳ３０９）。

【００６４】以上説明したように、この実施の形態３に
よれば、アクセス命令実行部３７Ａにおいて、バッファ
アクセスを実行の対象とする被試験命令列３７２をあら
かじめ用意しておき、その被試験命令列３７２に従って
メモリ３５上のアクセスデータを中間バッファ３４に設
定し、ＢＩ制御部３６において、その中間バッファ３４
に設定されたアクセスデータがメモリ３５上で無効化対
象としてあらかじめ決められたアドレスのデータであっ
た場合にその設定されたアクセスデータを無効化して、
比較制御部３７Ｂによりその無効化結果の正否を判断す
るようにしたので、中間バッファ３４を無効化のターゲ
ットとした場合に、外部ユニットの支援を受けずに、よ
り小さい論理シミュレーションの段階でも早期に検証を
行うことができ、これによって、試験全体の作業効率を
向上させることが可能である。

【００６５】また、ＢＩ発信先を中間バッファ３４にす
るだけで、ＢＩ処理の結果があらかじめ用意された期待
値に合致した場合にＢＩ正常という判断結果を得て、一
方、不一致した場合にＢＩ異常という判断結果を得るよ
うにしたので、外部ユニットの支援を受けて試験を行う
場合と同様の試験結果を擬似的に取得することが可能で
ある。

【００６６】（実施の形態４）さて、前述した実施の形
態１，２，３では、キャッシュ（命令キャッシュおよび
オペランドキャッシュ）もしくは中間バッファをＢＩ処
理のターゲットにしていたが、以下に説明する実施の形
態４のように、キャッシュ（命令キャッシュおよびオペ
ランドキャッシュ）と中間バッファの両方をＢＩ処理の
ターゲットにしてもよい。特に、ＢＩアドレスは一定，
任意（可変）のいずれであってもよく、以下の説明で
は、ＢＩアドレスを任意にした場合を例に挙げる。

【００６７】まず、構成について説明する。図７はこの
発明の実施の形態４による情報処理装置用試験装置を示
すブロック図である。図７に示した情報処理装置用試験
装置は、ＣＰＵ４１，中間バッファ４４およびデータを
格納したメモリ４５より構成される。この情報処理装置
用試験装置は、図示せぬが、ＢＩ試験を実施するために
必要なプログラムのメモリを有しているものとする。

【００６８】ＣＰＵ４１は、命令データ（アクセスデー
タ）を格納する命令キャッシュ４２，オペランドデータ
（アクセスデータ）を格納するオペランドキャッシュ４
３，ＢＩ発信を制御するＢＩ制御部４６，ＢＩ試験全般
を制御する命令制御部４７などを有している。ＢＩ制御
部４６は、ＢＩ信号発信許可レジスタ４６１およびＢＩ
信号種別レジスタ４６２から構成される制御レジスタ群
４６ＡとＢＩ信号発信部４６Ｂとを有している。

【００６９】制御レジスタ群４６Ａにおいて、ＢＩ信号
発信許可レジスタ４６１は、ＢＩ制御からターゲットと
なる命令キャッシュ４２，オペランドキャッシュ４３，
中間バッファ４４に対してそれぞれＢＩ信号の入力を許
可するデータを格納する。ＢＩ信号種別レジスタ４６２
は、ＢＩ発信先の種別（この場合には命令キャッシュ４
２，オペランドキャッシュ４３，中間バッファ４４を指
す）を指示するデータを格納する。ＢＩ信号発信部４６
Ｂは、命令キャッシュ４２，オペランドキャッシュ４
３，中間バッファ４４に接続され、制御レジスタ群４６
Ａに設定されたデータに基づいてＢＩ信号を生成し、そ
のＢＩ信号をターゲットとなる命令キャッシュ４２，オ
ペランドキャッシュ４３，中間バッファ４４に対してそ
れぞれ発信する処理を実施する。

【００７０】この実施の形態４では、無効化対象となる
アクセスデータのアドレス（メモリ４５上）を可変とす
ることから、ＢＩ信号発信部４６ＢにＢＩアドレスレジ
スタ４６３が設けられる。このＢＩアドレスレジスタ４
６３は、ＢＩ試験中に変更される任意のアドレスデータ
を格納する。

【００７１】命令制御部４７は、アクセス命令を実行す
るアクセス命令実行部４７Ａと期待値とＢＩ試験の実行
結果とを比較する比較制御部４７Ｂとにより構成され
る。アクセス命令実行部４７Ａは、被試験であるＢＩ試
験のための初期設定を行う初期制御部４７１およびＢＩ
試験の手順を示す被試験命令列４７２より構成される。

【００７２】命令キャッシュ４２，オペランドキャッシ
ュ４３には、いずれにも被試験命令列４７２および中間
バッファ４４が接続され、それぞれに被試験命令列４７
２の実行により中間バッファ４４経由で命令，オペラン
ドがキャッシュされる。中間バッファ４４は命令キャッ
シュ４２，オペランドキャッシュ４３およびメモリ４５
に接続され、メモリ制御によりメモリ４５から読み出さ
れた命令およびオペランドをアクセスデータとして格納
するとともに、命令データを命令キャッシュ４２に出力
し、かつオペランドデータをオペランドキャッシュ４３
に出力する。

【００７３】つぎに、上記構成による動作について説明
する。図８はこの発明の実施の形態４による動作を説明
するフローチャートである。まず、命令制御部４７にお
いて、アクセス命令実行部４７ＡによりＢＩ試験で動作
するのに必要最低限の初期設定が行われる（ステップＳ
４０１）。その際、被試験命令列４７２が設定される。
続いて、ＢＩ制御部４６において、命令キャッシュ４
２，オペランドキャッシュ４３および中間バッファ４４
をターゲットとしたＢＩ制御のための制御レジスタ群４
６Ａの設定ならびに初期のＢＩアドレスの設定が行われ
る（ステップＳ４０２）。

【００７４】その際、制御レジスタ群４６Ａにおいて、
ＢＩ信号発信許可レジスタ４６１には、命令キャッシュ
４２，オペランドキャッシュ４３および中間バッファ４
４に対してＢＩ信号の入力を許可する指示データが格納
され、かつ、ＢＩ信号種別レジスタ４６２には、ＢＩ発
信先である命令キャッシュ４２，オペランドキャッシュ
４３および中間バッファ４４の種別を示す種別データが
格納される。

【００７５】この後、命令制御部４７において、比較制
御部４７Ｂには、ＢＩ試験で期待する期待値データが設
定され（ステップＳ４０３）、すでに設定済みの被試験
命令列４７２が実行される（ステップＳ４０４）。この
被試験命令列４７２の実行により、メモリ４５に格納さ
れている命令，オペランドは、中間バッファ４４を経由
して、それぞれ命令キャッシュ４２，オペランドキャッ
シュ４３に格納される。このとき、ＢＩ制御部４６にお
いては、ターゲットに命令キャッシュ４２，オペランド
キャッシュ４３および中間バッファ４４が選定されてい
ることから、ＢＩ信号発信部４６Ｂは、命令キャッシュ
４２，オペランドキャッシュ４３，中間バッファ４４そ
れぞれに対してＢＩ信号を多発させる。このＢＩ信号
は、メモリ４５上の可変のアドレスデータに対する無効
化のための信号である。

【００７６】上述した被試験命令列４７２の実行によ
り、メモリ４５から読み出されたアクセスデータは、中
間バッファ４４を経由して命令については命令キャッシ
ュ４２に設定され、一方、オペランドについてはオペラ
ンドキャッシュ４３に設定される。ＢＩ信号が命令キャ
ッシュ４２，オペランドキャッシュ４３，中間バッファ
４４それぞれに出力されたときに、ＢＩ信号で無効化対
象としているメモリ４５上のアドレスデータ（アクセス
データ）が被試験命令列４７２の実行で命令キャッシュ
４２，オペランドキャッシュ４３および中間バッファ４
４に設定されたアクセスデータであれば、命令キャッシ
ュ４２，オペランドキャッシュ４３および中間バッファ
４４に設定されたアクセスデータはＢＩ（無効化）され
る。この実行後、比較制御部４７ＢにＢＩ制御による試
験結果が収集され（ステップＳ４０５）、そこで試験結
果と期待値との比較が行われる（ステップＳ４０６）。

【００７７】その結果、一致が得られ（ステップＳ４０
７）、かつ試験を続行する場合には（ステップＳ４０
９）、被試験命令列４７２のつぎのステップを実行する
ため、処理は再びステップＳ４０３に戻るが、不一致が
得られた場合には（ステップＳ４０７）、図示せぬが、
表示などの報知手段を用いてエラー処理が実行され（ス
テップＳ４０８）、試験を続行する場合に処理は再びス
テップＳ４０３に戻る（ステップＳ４０９）。以上のス
テップＳ４０３〜ステップＳ４０８までの動作は、試験
終了まで繰り返し実行される（ステップＳ４０９）。

【００７８】ただし、ステップＳ４０９からステップＳ
４０３に戻る際には、ＢＩアドレスデータが乱数などを
用いて変更され、その変更されたＢＩアドレスデータが
メモリ４５上の無効対象となる新たなアドレス情報とし
てＢＩアドレスレジスタ４６３に格納される（ステップ
Ｓ４１０）。このため、ステップＳ４０３〜ステップＳ
４１０のループでは、定期的に（毎回を含む）、異なる
ＢＩアドレスが適用されることになる。

【００７９】以上説明したように、この実施の形態４に
よれば、アクセス命令実行部４７Ａにおいて、キャッシ
ュアクセスおよびバッファアクセスを実行の対象とする
被試験命令列４７２をあらかじめ用意しておき、その被
試験命令列４７２に従ってメモリ４５上のアクセスデー
タを命令キャッシュ４２，オペランドキャッシュ４３お
よび中間バッファ４４に設定し、ＢＩ制御部４６におい
て、これらに設定されたアクセスデータがメモリ４５上
で無効化対象として可変なＢＩアドレスのデータであっ
た場合にその設定されたアクセスデータを無効化して、
比較制御部４７Ｂによりその無効化結果の正否を判断す
るようにしたので、命令キャッシュ４２，オペランドキ
ャッシュ４３および中間バッファ４４を可変なＢＩアド
レスを用いて無効化のターゲットとした場合に、外部ユ
ニットの支援を受けずに、より小さい論理シミュレーシ
ョンの段階でも早期に検証を行うことができ、これによ
って、試験全体の作業効率を向上させることが可能であ
る。

【００８０】また、ＢＩ発信先を命令キャッシュ４２，
オペランドキャッシュ４３および中間バッファ４４にす
ることで、ＢＩ処理の結果があらかじめ用意された期待
値に合致した場合にＢＩ正常という判断結果を得て、一
方、不一致した場合にＢＩ異常という判断結果を得るよ
うにしたので、外部ユニットの支援を受けて試験を行う
場合と同様の試験結果を擬似的に取得することが可能で
ある。

【００８１】（実施の形態５）さて、前述した実施の形
態１，２，３では、キャッシュ（命令キャッシュおよび
オペランドキャッシュ）もしくは中間バッファをＢＩ処
理のターゲットにしていたが、以下に説明する実施の形
態５のように、キャッシュ（命令キャッシュおよびオペ
ランドキャッシュ）と中間バッファの両方をＢＩ処理の
ターゲットにしてもよい。特に、ＢＩ発生のタイミング
は一定，可変のいずれであってもよく、以下の説明で
は、ＢＩ発生のタイミングを可変にした場合を例に挙げ
る。

【００８２】まず、構成について説明する。図９はこの
発明の実施の形態５による情報処理装置用試験装置を示
すブロック図である。図９に示した情報処理装置用試験
装置は、ＣＰＵ５１，中間バッファ５４およびデータを
格納したメモリ５５より構成される。この情報処理装置
用試験装置は、図示せぬが、ＢＩ試験を実施するために
必要なプログラムのメモリを有しているものとする。

【００８３】ＣＰＵ５１は、命令データ（アクセスデー
タ）を格納する命令キャッシュ５２，オペランドデータ
（アクセスデータ）を格納するオペランドキャッシュ５
３，ＢＩ発信を制御するＢＩ制御部５６，ＢＩ試験全般
を制御する命令制御部５７などを有している。ＢＩ制御
部５６は、ＢＩ信号発信許可レジスタ５６１およびＢＩ
信号種別レジスタ５６２から構成される制御レジスタ群
５６ＡとＢＩ信号発信部５６Ｂとを有している。

【００８４】制御レジスタ群５６Ａにおいて、ＢＩ信号
発信許可レジスタ５６１は、ＢＩ制御からターゲットと
なる命令キャッシュ５２，オペランドキャッシュ５３，
中間バッファ５４に対してそれぞれＢＩ信号の入力を許
可するデータを格納する。ＢＩ信号種別レジスタ５６２
は、ＢＩ発信先の種別（この場合には命令キャッシュ５
２，オペランドキャッシュ５３，中間バッファ５４を指
す）を指示するデータを格納する。ＢＩ信号発信部５６
Ｂは、命令キャッシュ５２，オペランドキャッシュ５
３，中間バッファ５４に接続され、制御レジスタ群５６
Ａに設定されたデータに基づいてＢＩ信号を生成し、そ
のＢＩ信号をターゲットとなる命令キャッシュ５２，オ
ペランドキャッシュ５３，中間バッファ５４に対してそ
れぞれ発信する処理を実施する。

【００８５】この実施の形態５では、ＢＩ発生のタイミ
ングを可変とすることから、ＢＩ信号発信部５６ＢにＢ
Ｉ発生タイミング指定レジスタ５６３が設けられる。こ
のＢＩ発生タイミング指定レジスタ５６３は、可変なＢ
Ｉ発生タイミングを指定するタイミングデータを格納す
る。

【００８６】命令制御部５７は、アクセス命令を実行す
るアクセス命令実行部５７Ａと期待値とＢＩ試験の実行
結果とを比較する比較制御部５７Ｂとにより構成され
る。アクセス命令実行部５７Ａは、被試験であるＢＩ試
験のための初期設定を行う初期制御部５７１およびＢＩ
試験の手順を示す被試験命令列５７２より構成される。

【００８７】命令キャッシュ５２，オペランドキャッシ
ュ５３には、いずれにも被試験命令列５７２および中間
バッファ５４が接続され、それぞれに被試験命令列５７
２の実行により中間バッファ５４経由で命令，オペラン
ドがキャッシュされる。中間バッファ５４は命令キャッ
シュ５２，オペランドキャッシュ５３およびメモリ５５
に接続され、メモリ制御によりメモリ５５から読み出さ
れた命令およびオペランドをアクセスデータとして格納
するとともに、命令データを命令キャッシュ５２に出力
し、かつオペランドデータをオペランドキャッシュ５３
に出力する。

【００８８】つぎに、上記構成による動作について説明
する。図１０はこの発明の実施の形態５による動作を説
明するフローチャートである。まず、命令制御部５７に
おいて、アクセス命令実行部５７ＡによりＢＩ試験で動
作するのに必要最低限の初期設定が行われる（ステップ
Ｓ５０１）。その際、被試験命令列５７２が設定され
る。続いて、ＢＩ制御部５６において、命令キャッシュ
５２，オペランドキャッシュ５３および中間バッファ５
４をターゲットとしたＢＩ制御のための制御レジスタ群
５６Ａの設定ならびに初期のＢＩ発生のタイミングを指
定するタイミングデータの設定が行われる（ステップＳ
５０２）。

【００８９】その際、制御レジスタ群５６Ａにおいて、
ＢＩ信号発信許可レジスタ５６１には、命令キャッシュ
５２，オペランドキャッシュ５３および中間バッファ５
４に対してＢＩ信号の入力を許可する指示データが格納
され、かつ、ＢＩ信号種別レジスタ５６２には、ＢＩ発
信先である命令キャッシュ５２，オペランドキャッシュ
５３および中間バッファ５４の種別を示す種別データが
格納される。

【００９０】この後、命令制御部５７において、比較制
御部５７Ｂには、ＢＩ試験で期待する期待値データが設
定され（ステップＳ５０３）、すでに設定済みの被試験
命令列５７２が実行される（ステップＳ５０４）。この
被試験命令列５７２の実行により、メモリ５５に格納さ
れている命令，オペランドは、中間バッファ５４を経由
して、それぞれ命令キャッシュ５２，オペランドキャッ
シュ５３に格納される。

【００９１】このとき、ＢＩ制御部５６においては、タ
ーゲットに命令キャッシュ５２，オペランドキャッシュ
５３および中間バッファ５４が選定されていることか
ら、ＢＩ信号発信部５６Ｂは、命令キャッシュ５２，オ
ペランドキャッシュ５３，中間バッファ５４それぞれに
対してＢＩ信号を多発させる。このＢＩ信号は、メモリ
５５上の可変のアドレスデータに対する無効化のための
信号である。

【００９２】上述した被試験命令列５７２の実行によ
り、メモリ５５から読み出されたアクセスデータは、中
間バッファ５４を経由して命令については命令キャッシ
ュ５２に設定され、一方、オペランドについてはオペラ
ンドキャッシュ５３に設定される。ＢＩ信号が命令キャ
ッシュ５２，オペランドキャッシュ５３，中間バッファ
５４それぞれに出力されたときに、ＢＩ信号で無効化対
象としているメモリ５５上のアドレスデータ（アクセス
データ）が被試験命令列５７２の実行で命令キャッシュ
５２，オペランドキャッシュ５３および中間バッファ５
４に設定されたアクセスデータであれば、命令キャッシ
ュ５２，オペランドキャッシュ５３および中間バッファ
５４に設定されたアクセスデータはＢＩ（無効化）され
る。この実行後、比較制御部５７ＢにＢＩ制御による試
験結果が収集され（ステップＳ５０５）、そこで試験結
果と期待値との比較が行われる（ステップＳ５０６）。

【００９３】その結果、一致が得られ（ステップＳ５０
７）、かつ試験を続行する場合には（ステップＳ５０
９）、被試験命令列５７２のつぎのステップを実行する
ため、処理は再びステップＳ５０３に戻るが、不一致が
得られた場合には（ステップＳ５０７）、図示せぬが、
表示などの報知手段を用いてエラー処理が実行され（ス
テップＳ５０８）、試験を続行する場合に処理は再びス
テップＳ５０３に戻る（ステップＳ５０９）。以上のス
テップＳ５０３〜ステップＳ５０８までの動作は、試験
終了まで繰り返し実行される（ステップＳ５０９）。

【００９４】ただし、ステップＳ５０９からステップＳ
５０３に戻る際には、ＢＩ発生のタイミングが乱数など
を用いて変更され、その変更されたタイミングデータが
ＢＩ発生の新たなタイミング情報としてＢＩ発生タイミ
ング指定レジスタ５６３に格納される（ステップＳ５１
０）。このため、ステップＳ５０３〜ステップＳ５１０
のループでは、定期的に（毎回を含む）、異なるＢＩ発
生のタイミングが適用されることになる。

【００９５】以上説明したように、この実施の形態５に
よれば、アクセス命令実行部５７Ａにおいて、キャッシ
ュアクセスおよびバッファアクセスを実行の対象とする
被試験命令列５７２をあらかじめ用意しておき、その被
試験命令列５７２に従ってメモリ５５上のアクセスデー
タを命令キャッシュ５２，オペランドキャッシュ５３お
よび中間バッファ５４に設定し、ＢＩ制御部５６におい
て、可変なタイミングのときに、命令キャッシュ５２，
オペランドキャッシュ５３および中間バッファ５４に設
定されたアクセスデータがメモリ５５上で無効化対象と
してあらかじめ決められたアドレスのデータであった場
合にその設定されたアクセスデータを無効化して、比較
制御部５７Ｂによりその無効化結果の正否を判断するよ
うにしたので、命令キャッシュ５２，オペランドキャッ
シュ５３および中間バッファ５４を可変なタイミングを
用いて無効化のターゲットとした場合に、外部ユニット
の支援を受けずに、より小さい論理シミュレーションの
段階でも早期に検証を行うことができ、これによって、
試験全体の作業効率を向上させることが可能である。

【００９６】また、ＢＩ発信先を命令キャッシュ５２，
オペランドキャッシュ５３および中間バッファ５４にす
ることで、ＢＩ処理の結果があらかじめ用意された期待
値に合致した場合にＢＩ正常という判断結果を得て、一
方、不一致した場合にＢＩ異常という判断結果を得るよ
うにしたので、外部ユニットの支援を受けて試験を行う
場合と同様の試験結果を擬似的に取得することが可能で
ある。

【００９７】（実施の形態６）さて、この発明は、以下
に説明する実施の形態６のように、前述した実施の形態
４および５を組み合わせたものでもよい。すなわち、こ
の実施の形態６は、キャッシュおよびバッファをターゲ
ットとしてＢＩ信号を発信するものであり、以下にＢＩ
アドレスとＢＩ発生のタイミングとを可変にする場合を
例に挙げる。

【００９８】まず、構成について説明する。図１１はこ
の発明の実施の形態６による情報処理装置用試験装置を
示すブロック図である。図１１に示した情報処理装置用
試験装置は、ＣＰＵ６１，中間バッファ６４，データを
格納したメモリ６５および表示出力部６８より構成され
る。この情報処理装置用試験装置は、図示せぬが、ＢＩ
試験を実施するために必要なプログラムのメモリを有し
ているものとする。

【００９９】ＣＰＵ６１は、命令データ（アクセスデー
タ）を格納する命令キャッシュ６２，オペランドデータ
（アクセスデータ）を格納するオペランドキャッシュ６
３，ＢＩ発信を制御するＢＩ制御部６６，ＢＩ試験全般
を制御する命令制御部６７などを有している。ＢＩ制御
部６６は、ＢＩ信号発信許可レジスタ６６１およびＢＩ
信号種別レジスタ６６２から構成される制御レジスタ群
６６ＡとＢＩ信号発信部６６Ｂとを有している。

【０１００】制御レジスタ群６６Ａにおいて、ＢＩ信号
発信許可レジスタ６６１は、ＢＩ制御からターゲットと
なる命令キャッシュ６２，オペランドキャッシュ６３，
中間バッファ６４に対してそれぞれＢＩ信号の入力を許
可するデータを格納する。ＢＩ信号種別レジスタ６６２
は、ＢＩ発信先の種別（この場合には命令キャッシュ６
２，オペランドキャッシュ６３，中間バッファ６４を指
す）を指示するデータを格納する。ＢＩ信号発信部６６
Ｂは、命令キャッシュ６２，オペランドキャッシュ６
３，中間バッファ６４に接続され、制御レジスタ群６６
Ａに設定されたデータに基づいてＢＩ信号を生成し、そ
のＢＩ信号をターゲットとなる命令キャッシュ６２，オ
ペランドキャッシュ６３，中間バッファ６４に対してそ
れぞれ発信する処理を実施する。

【０１０１】この実施の形態６では、ＢＩアドレスはも
ちろんＢＩ発生のタイミングまでも可変とすることか
ら、ＢＩ信号発信部６６ＢにＢＩアドレスレジスタ６６
３とＢＩ発生タイミング指定レジスタ６６４とが設けら
れる。ＢＩアドレスレジスタ６３は、前述の実施の形態
４に用いたＢＩアドレスレジスタ４６３と同様の機能を
有しており、可変なＢＩアドレスデータを格納するもの
である。ＢＩ発生タイミング指定レジスタ６６４は、前
述の実施の形態５に用いたＢＩ発生タイミング指定レジ
スタ５６３と同様の機能を有しており、可変なＢＩ発生
タイミングを指定するタイミングデータを格納するもの
である。

【０１０２】命令制御部６７は、アクセス命令を実行す
るアクセス命令実行部６７Ａと期待値とＢＩ試験の実行
結果とを比較する比較制御部６７Ｂとにより構成され
る。表示出力部６８は、比較制御部６７Ｂの出力に接続
され、その比較制御部６７Ｂでの比較結果，ＢＩアドレ
ス，ＢＩ発生のタイミングなどを可視表示する。アクセ
ス命令実行部６７Ａは、被試験であるＢＩ試験のための
初期設定を行う初期制御部６７１およびＢＩ試験の手順
を示す被試験命令列６７２より構成される。

【０１０３】命令キャッシュ６２，オペランドキャッシ
ュ６３には、いずれにも被試験命令列６７２および中間
バッファ６４が接続され、それぞれに被試験命令列６７
２の実行により中間バッファ６４経由で命令，オペラン
ドがキャッシュされる。中間バッファ６４は命令キャッ
シュ６２，オペランドキャッシュ６３およびメモリ６５
に接続され、メモリ制御によりメモリ６５から読み出さ
れた命令およびオペランドをアクセスデータとして格納
するとともに、命令データを命令キャッシュ６２に出力
し、かつオペランドデータをオペランドキャッシュ６３
に出力する。

【０１０４】つぎに、上記構成による動作について説明
する。図１２はこの発明の実施の形態６による動作を説
明するフローチャートである。まず、命令制御部６７に
おいて、アクセス命令実行部６７ＡによりＢＩ試験で動
作するのに必要最低限の初期設定が行われる（ステップ
Ｓ６０１）。その際、被試験命令列６７２が設定され
る。続いて、ＢＩ制御部６６において、命令キャッシュ
６２，オペランドキャッシュ６３および中間バッファ６
４をターゲットとしたＢＩ制御のための制御レジスタ群
６６Ａの設定、ならびに初期のＢＩアドレスデータと初
期のＢＩ発生のタイミングを指定するタイミングデータ
との設定が行われる（ステップＳ６０２）。

【０１０５】その際、制御レジスタ群６６Ａにおいて、
ＢＩ信号発信許可レジスタ６６１には、命令キャッシュ
６２，オペランドキャッシュ６３および中間バッファ６
４に対してＢＩ信号の入力を許可する指示データが格納
され、かつ、ＢＩ信号種別レジスタ６６２には、ＢＩ発
信先である命令キャッシュ６２，オペランドキャッシュ
６３および中間バッファ６４の種別を示す種別データが
格納される。

【０１０６】この後、命令制御部６７において、比較制
御部６７Ｂには、ＢＩ試験で期待する期待値データが設
定され（ステップＳ６０３）、すでに設定済みの被試験
命令列６７２が実行される（ステップＳ６０４）。この
被試験命令列６７２の実行により、メモリ６５に格納さ
れている命令，オペランドは、中間バッファ６４を経由
して、それぞれ命令キャッシュ６２，オペランドキャッ
シュ６３に格納される。このとき、ＢＩ制御部６６にお
いては、ターゲットに命令キャッシュ６２，オペランド
キャッシュ６３および中間バッファ６４が選定されてい
ることから、ＢＩ信号発信部６６Ｂは、命令キャッシュ
６２，オペランドキャッシュ６３，中間バッファ６４そ
れぞれに対してＢＩ信号を多発させる。このＢＩ信号
は、メモリ６５上の可変のアドレスデータに対する無効
化のための信号である。

【０１０７】上述した被試験命令列６７２の実行によ
り、メモリ６５から読み出されたアクセスデータは、中
間バッファ６４を経由して命令については命令キャッシ
ュ６２に設定され、一方、オペランドについてはオペラ
ンドキャッシュ６３に設定される。ＢＩ信号が命令キャ
ッシュ６２，オペランドキャッシュ６３，中間バッファ
６４それぞれに出力されたときに、ＢＩ信号で無効化対
象としているメモリ６５上のアクセスデータが被試験命
令列６７２の実行で命令キャッシュ６２，オペランドキ
ャッシュ６３および中間バッファ６４に設定されたアク
セスデータであれば、命令キャッシュ６２，オペランド
キャッシュ６３および中間バッファ６４に設定されたア
クセスデータはＢＩ（無効化）される。この実行後、比
較制御部６７ＢにＢＩ制御による試験結果が収集され
（ステップＳ６０５）、そこで試験結果と期待値との比
較が行われる。このときの比較結果，ＢＩアドレス，Ｂ
Ｉ発生のタイミングなどは、表示出力部６８より可視表
示される（ステップＳ６０６）。また、このときの表示
では、ＢＩアドレスとＢＩ発生のタイミングとの関係を
縦横軸のマトリクスとし、そこに実行結果をはめ込むよ
うにしてもよい。

【０１０８】その結果、一致が得られ（ステップＳ６０
７）、かつ試験を続行する場合には（ステップＳ６０
９）、被試験命令列６７２のつぎのステップを実行する
ため、処理は再びステップＳ６０３に戻るが、不一致が
得られた場合には（ステップＳ６０７）、図示せぬが、
表示などの報知手段を用いてエラー処理が実行され（ス
テップＳ６０８）、試験を続行する場合に処理は再びス
テップＳ６０３に戻る（ステップＳ６０９）。以上のス
テップＳ６０３〜ステップＳ６０８までの動作は、試験
終了まで繰り返し実行される（ステップＳ６０９）。

【０１０９】ただし、ステップＳ６０９からステップＳ
６０３に戻る際には、ＢＩアドレスおよびＢＩ発生のタ
イミングが乱数などを用いて変更され、その変更された
ＢＩアドレス，タイミングデータがそれぞれ新たなアド
レス情報，ＢＩ発生の新たなタイミング情報として、Ｂ
Ｉアドレスレジスタ６６３，ＢＩ発生タイミング指定レ
ジスタ６６４に格納される（ステップＳ６１０）。この
ため、ステップＳ６０３〜ステップＳ６１０のループで
は、定期的に（毎回を含む）、異なるＢＩアドレスとＢ
Ｉ発生のタイミングとが適用されることになる。

【０１１０】以上説明したように、この実施の形態６に
よれば、命令制御部６７において、キャッシュアクセス
およびバッファアクセスを実行の対象とする被試験命令
列６７２をあらかじめ用意しておき、その被試験命令列
６７２に従ってメモリ６５上のアクセスデータを命令キ
ャッシュ６２，オペランドキャッシュ６３および中間バ
ッファ６４に設定し、ＢＩ制御部６６において、可変な
タイミングのときに、命令キャッシュ６２，オペランド
キャッシュ６３および中間バッファ６４に設定されたア
クセスデータがメモリ６５上で無効化対象として可変な
ＢＩアドレスのデータであった場合にその設定されたア
クセスデータを無効化して、比較制御部６７Ｂによりそ
の無効化結果の正否を判断するようにしたので、命令キ
ャッシュ６２，オペランドキャッシュ６３および中間バ
ッファ６４を可変なＢＩアドレスと可変なタイミングと
を用いて無効化のターゲットとした場合に、外部ユニッ
トの支援を受けずに、より小さい論理シミュレーション
の段階でも早期に検証を行うことができ、これによっ
て、試験全体の作業効率を向上させることが可能であ
る。

【０１１１】また、ＢＩ発信先を命令キャッシュ６２，
オペランドキャッシュ６３および中間バッファ６４にす
ることで、ＢＩ処理の結果があらかじめ用意された期待
値に合致した場合にＢＩ正常という判断結果を得て、一
方、不一致した場合にＢＩ異常という判断結果を得るよ
うにしたので、外部ユニットの支援を受けて試験を行う
場合と同様の試験結果を擬似的に取得することが可能で
ある。

【０１１２】（実施の形態７）さて、前述した実施の形
態４〜６では、キャッシュとバッファ間を接続させた状
態での試験を例に挙げていたが、以下に説明する実施の
形態７のように、キャッシュとバッファ間を切り離した
状態でのＢＩ試験に適用してもよい。

【０１１３】まず、構成について説明する。図１３はこ
の発明の実施の形態７による情報処理装置用試験装置を
示すブロック図である。図１３に示した情報処理装置用
試験装置は、ＣＰＵ７１，中間バッファ７５およびデー
タを格納したメモリ７６より構成される。この情報処理
装置用試験装置は、図示せぬが、ＢＩ試験を実施するた
めに必要なプログラムのメモリを有しているものとす
る。

【０１１４】ＣＰＵ７１は、キャッシュ（命令キャッシ
ュ７３，オペランドキャッシュ７４）と中間バッファ７
５とを切り離す制御を司る切り離し制御部７２，命令デ
ータ（アクセスデータ）を格納する命令キャッシュ７
３，オペランドデータ（アクセスデータ）を格納するオ
ペランドキャッシュ７４，ＢＩ発信を制御するＢＩ制御
部７７，ＢＩ試験全般を制御する命令制御部７８などを
有している。ＢＩ制御部７７は、実施の形態４（ＢＩア
ドレスの変更方式），実施の形態５（ＢＩ発生タイミン
グの変更方式）もしくは実施の形態６（ＢＩアドレスお
よびＢＩ発生タイミングの変更方式）のＢＩ制御部と同
様の機能を有するものとしてその説明を省略する。ただ
し、この実施の形態７では、ＢＩアドレスもしくはＢＩ
発生タイミングを一定とする例を挙げる。

【０１１５】命令制御部７８は、アクセス命令を実行す
るアクセス命令実行部７８Ａと期待値とＢＩ試験の実行
結果とを比較する比較制御部７８Ｂとにより構成され
る。アクセス命令実行部７８Ａは、被試験であるＢＩ試
験のための初期設定を行う初期制御部７８１およびＢＩ
試験の手順を示す被試験命令列７８２より構成される。

【０１１６】命令キャッシュ７３，オペランドキャッシ
ュ７４には、いずれも切り離し制御部７２を介して被試
験命令列７８１が接続され、かついずれにも中間バッフ
ァ７５が接続される。命令キャッシュ７３，オペランド
キャッシュ７４には、それぞれ被試験命令列７８２の実
行により中間バッファ７５経由で命令，オペランドがキ
ャッシュされる。中間バッファ７５は命令キャッシュ７
３，オペランドキャッシュ７４およびメモリ７６に接続
され、メモリ制御によりメモリ７６から読み出された命
令およびオペランドをアクセスデータとして格納すると
ともに、命令データを命令キャッシュ７３に出力し、か
つオペランドデータをオペランドキャッシュ７４に出力
する。この中間バッファ７５とキャッシュ（命令キャッ
シュ７３，オペランドキャッシュ７４）とは、ＢＩ試験
時に切り離し制御部７２の制御で切り離される。

【０１１７】つぎに、上記構成による動作について説明
する。図１４はこの発明の実施の形態７による動作を説
明するフローチャートである。まず、命令制御部７８に
おいて、アクセス命令実行部７８ＡによりＢＩ試験で動
作するのに必要最低限の初期設定が行われる（ステップ
Ｓ７０１）。その際、被試験命令列７８２が設定される
とともに、一例であるが、メモリ７６のＡ番地にデータ
“００ｈ”が書き込まれ、そのＡ番地のデータ“００
ｈ”がアクセスデータとしてキャッシュに書き込まれ
る。さらに、切り離し制御部７２によりキャッシュと中
間バッファ７５とが切り離され、その後、メモリ７６の
Ａ番地のデータは“００ｈ”から“ＦＦｈ”に書き換え
られる（ステップＳ７０２）。その結果、同一アドレス
におけるキャッシュのアクセスデータとメモリ７６のア
クセスデータとは、不一致の関係をもつことになる。

【０１１８】続いて、前述した実施の形態５もしくは実
施の形態６のように、ＢＩ制御部７７において、命令キ
ャッシュ７３，オペランドキャッシュ７４および中間バ
ッファ７５をターゲットとしたＢＩ制御のための制御レ
ジスタ群（図示せぬ）の設定が行われる（ステップＳ７
０３）。

【０１１９】この後、命令制御部７８において、比較制
御部７８Ｂには、ＢＩ試験で期待する期待値データが設
定され（ステップＳ７０４）、すでに設定済みの被試験
命令列７８２が実行される（ステップＳ７０５）。この
被試験命令列７８２の実行により、本来、メモリ７６に
格納されている命令，オペランドは、中間バッファ７５
を経由して、それぞれ命令キャッシュ７３，オペランド
キャッシュ７４に格納されることになる。キャッシュと
中間バッファ７５とが切り離されているため、メモリ７
６から読み出されたアクセスデータは中間バッファ７５
で行き止まりとなる。

【０１２０】一方、ＢＩ制御部７８は、ターゲットに命
令キャッシュ７３，オペランドキャッシュ７４および中
間バッファ７５に対してＢＩ信号を多発させる。ＢＩ信
号がキャッシュに出力されたときに、上述した切り離し
制御でキャッシュ上のアクセスデータ“００ｈ”とメモ
リ７６のＡ番地のアクセスデータ“ＦＦｈ”とは不一致
となる。このような状況下でも、ＢＩ信号で無効化対象
としているメモリ７６上のアクセスデータが被試験命令
列７８２の実行でキャッシュに設定されたアクセスデー
タであれば、そのキャッシュに設定されているアクセス
データはＢＩ（無効化）される。この実行後、比較制御
部７８ＢにＢＩ制御による試験結果が収集され（ステッ
プＳ７０６）、そこで試験結果と期待値との比較が行わ
れる（ステップＳ７０７）。

【０１２１】その結果、一致が得られ（ステップＳ７０
８）、かつ試験を続行する場合には（ステップＳ７１
０）、被試験命令列７８２のつぎのステップを実行する
ため、処理は再びステップＳ７０３に戻るが、不一致が
得られた場合には（ステップＳ７０８）、図示せぬが、
表示などの報知手段を用いてエラー処理が実行され（ス
テップＳ７０９）、試験を続行する場合に処理は再びス
テップＳ７０４に戻る（ステップＳ７１０）。以上のス
テップＳ７０４〜ステップＳ７０９までの動作は、試験
終了まで繰り返し実行される（ステップＳ７１０）。

【０１２２】以上説明したように、この実施の形態７に
よれば、命令キャッシュ７３，オペランドキャッシュ７
４および中間バッファ７５への初期設定後、切り離し制
御部７２により命令キャッシュ７３およびオペランドキ
ャッシュ７４と中間バッファ７５との切り離し状態で
は、命令制御部７８において、キャッシュアクセスおよ
びバッファアクセスを実行の対象とする被試験命令列７
８２をあらかじめ用意しておき、その被試験命令列７８
２に従ってメモリ７６上のアクセスデータを中間バッフ
ァ７５にのみ設定し、ＢＩ制御部７７において、被試験
命令列７８２の実行後、命令キャッシュ７３，オペラン
ドキャッシュ７４，中間バッファ７５に設定されたアク
セスデータがメモリ７６上であらかじめ無効対象とした
アドレスのデータであった場合にその設定されたアクセ
スデータを無効化して、比較制御部７８Ｂによりその無
効化結果の正否を判断するようにしたので、命令キャッ
シュ７３，オペランドキャッシュ７４および中間バッフ
ァ７５を無効化のターゲットとし、かつ本来キャッシュ
側での無効化が不可能な状態であっても、外部ユニット
の支援を受けずに、より小さい論理シミュレーションの
段階でも早期に検証を行うことができ、これによって、
試験全体の作業効率を向上させることが可能である。

【０１２３】また、ＢＩ発信先を命令キャッシュ７３，
オペランドキャッシュ７４および中間バッファ７５にす
ることで、ＢＩ処理の結果があらかじめ用意された期待
値に合致した場合にＢＩ正常という判断結果を得て、一
方、不一致した場合にＢＩ異常という判断結果を得るよ
うにしたので、外部ユニットの支援を受けて試験を行う
場合と同様の試験結果を擬似的に取得することが可能で
ある。

【０１２４】そして、この発明は、上述した実施の形態
１〜７に限定されるものではなく、この発明とその趣旨
を逸脱しない範囲で種々変形して実施することが可能で
ある。

【０１２５】

【発明の効果】以上説明したように、請求項１の発明に
よれば、被試験命令列に従って第１メモリ上のアクセス
データを読み出して第２メモリに保持させ、その保持さ
れたアクセスデータが一定に、もしくは任意に無効化対
象として決められた場合に第２メモリに保持されたアク
セスデータを無効化して、その無効化結果の正否を判断
するようにしたので、外部ユニットの支援を受けずに、
より小さい論理シミュレーションの段階でも早期に検証
を行うことができ、これによって、試験全体の作業効率
を向上させることが可能な情報処理装置用試験装置が得
られるという効果を奏する。

【０１２６】また、請求項２の発明によれば、キャッシ
ュアクセスを実行の対象とする被試験命令列をあらかじ
め用意しておき、その被試験命令列に従ってメモリ上の
アクセスデータを命令キャッシュ，オペランドキャッシ
ュに設定し、オペランドキャッシュに設定されたアクセ
スデータがメモリ上で無効化対象としてあらかじめ決め
られたアドレスのデータであった場合にその設定された
アクセスデータを無効化して、その無効化結果の正否を
判断するようにしたので、オペランドキャッシュを無効
化のターゲットとした場合に、外部ユニットの支援を受
けずに、より小さい論理シミュレーションの段階でも早
期に検証を行うことができ、これによって、試験全体の
作業効率を向上させることが可能な情報処理装置用試験
装置が得られるという効果を奏する。

【０１２７】また、請求項３の発明によれば、キャッシ
ュアクセスを実行の対象とする被試験命令列をあらかじ
め用意しておき、その被試験命令列に従ってメモリ上の
アクセスデータを命令キャッシュ，オペランドキャッシ
ュに設定し、命令キャッシュに設定されたアクセスデー
タがメモリ上で無効化対象としてあらかじめ決められた
アドレスのデータであった場合にその設定されたアクセ
スデータを無効化して、その無効化結果の正否を判断す
るようにしたので、命令キャッシュを無効化のターゲッ
トとした場合に、外部ユニットの支援を受けずに、より
小さい論理シミュレーションの段階でも早期に検証を行
うことができ、これによって、試験全体の作業効率を向
上させることが可能な情報処理装置用試験装置が得られ
るという効果を奏する。

【０１２８】また、請求項４の発明によれば、バッファ
アクセスを実行の対象とする被試験命令列をあらかじめ
用意しておき、その被試験命令列に従ってメモリ上のア
クセスデータを中間バッファに設定し、その中間バッフ
ァに設定されたアクセスデータがメモリ上で無効化対象
としてあらかじめ決められたアドレスのデータであった
場合にその設定されたアクセスデータを無効化して、そ
の無効化結果の正否を判断するようにしたので、中間バ
ッファを無効化のターゲットとした場合に、外部ユニッ
トの支援を受けずに、より小さい論理シミュレーション
の段階でも早期に検証を行うことができ、これによっ
て、試験全体の作業効率を向上させることが可能な情報
処理装置用試験装置が得られるという効果を奏する。

【０１２９】また、請求項５の発明によれば、キャッシ
ュアクセスおよびバッファアクセスを実行の対象とする
被試験命令列をあらかじめ用意しておき、その被試験命
令列に従ってメモリ上のアクセスデータを命令キャッシ
ュ，オペランドキャッシュおよび中間バッファに設定
し、その設定されたアクセスデータがメモリ上で無効化
対象として一定に、もしくは任意に決定されたアドレス
のデータであった場合にその設定されたアクセスデータ
を無効化して、その無効化結果の正否を判断するように
したので、命令キャッシュ，オペランドキャッシュおよ
び中間バッファを一定もしくは任意のアドレスを用いて
無効化のターゲットとした場合に、外部ユニットの支援
を受けずに、より小さい論理シミュレーションの段階で
も早期に検証を行うことができ、これによって、試験全
体の作業効率を向上させることが可能な情報処理装置用
試験装置が得られるという効果を奏する。

【０１３０】また、請求項６の発明によれば、キャッシ
ュアクセスおよびバッファアクセスを実行の対象とする
被試験命令列をあらかじめ用意しておき、その被試験命
令列に従ってメモリ上のアクセスデータを命令キャッシ
ュ，オペランドキャッシュおよび中間バッファに設定
し、一定に、もしくは任意に決定されたタイミングのと
きに、命令キャッシュ，オペランドキャッシュおよび中
間バッファに設定されたアクセスデータがメモリ上で無
効化対象としてあらかじめ決められたアドレスのデータ
であった場合にその設定されたアクセスデータを無効化
して、その無効化結果の正否を判断するようにしたの
で、命令キャッシュ，オペランドキャッシュおよび中間
バッファを一定もしくは任意のタイミングを用いて無効
化のターゲットとした場合に、外部ユニットの支援を受
けずに、より小さい論理シミュレーションの段階でも早
期に検証を行うことができ、これによって、試験全体の
作業効率を向上させることが可能な情報処理装置用試験
装置が得られるという効果を奏する。

【０１３１】また、請求項７の発明によれば、キャッシ
ュアクセスおよびバッファアクセスを実行の対象とする
被試験命令列をあらかじめ用意しておき、その被試験命
令列に従ってメモリ上のアクセスデータを命令キャッシ
ュ，オペランドキャッシュおよび中間バッファに設定
し、一定に、もしくは任意に決定されたタイミングのと
きに、命令キャッシュ，オペランドキャッシュおよび中
間バッファに設定されたアクセスデータがメモリ上で無
効化対象として一定に、もしくは任意に決定されたアド
レスのデータであった場合にその設定されたアクセスデ
ータを無効化して、その無効化結果の正否を判断するよ
うにしたので、命令キャッシュ，オペランドキャッシュ
および中間バッファを一定もしくは任意のアドレスと一
定もしくは任意のタイミングを用いて無効化のターゲッ
トとした場合に、外部ユニットの支援を受けずに、より
小さい論理シミュレーションの段階でも早期に検証を行
うことができ、これによって、試験全体の作業効率を向
上させることが可能な情報処理装置用試験装置が得られ
るという効果を奏する。

【０１３２】また、請求項８の発明によれば、初期状態
として、メモリをアクセスして、中間バッファ，命令キ
ャッシュおよびオペランドキャッシュにアクセスデータ
を設定し、命令キャッシュおよびオペランドキャッシュ
と中間バッファとの切り離し状態で、命令キャッシュ，
オペランドキャッシュおよび中間バッファに対するアク
セスを実行の対象とする被試験命令列をあらかじめ用意
しておき、被試験命令列に従ってメモリをアクセスし、
メモリ上のアクセスデータを中間バッファに設定し、命
令キャッシュおよびオペランドキャッシュに初期設定さ
れたアクセスデータと被試験命令列で中間バッファに設
定されたアクセスデータとがメモリ上で一定に、もしく
は任意に無効対象として決められたアドレスのデータで
あった場合に、命令キャッシュ，オペランドキャッシ
ュ，中間バッファにそれぞれ設定されたアクセスデータ
を無効化し、その無効化結果の正否を判断するようにし
たので、命令キャッシュ，オペランドキャッシュおよび
中間バッファを無効化のターゲットとし、かつ本来キャ
ッシュ側での無効化が不可能な状態であっても、外部ユ
ニットの支援を受けずに、より小さい論理シミュレーシ
ョンの段階でも早期に検証を行うことができ、これによ
って、試験全体の作業効率を向上させることが可能な情
報処理装置用試験装置が得られるという効果を奏する。

【０１３３】また、請求項９の発明によれば、請求項１
〜８のいずれか一つの発明において、無効化結果があら
かじめ用意された期待値に合致した場合に無効化の正常
という判断結果を得て、一方、不一致した場合に無効化
の異常という判断結果を得るようにしたので、外部ユニ
ットの支援を受けて試験を行う場合と同様の試験結果を
擬似的に取得することが可能な情報処理装置用試験装置
が得られるという効果を奏する。

【０１３４】また、請求項１０の発明によれば、被試験
命令列に従って第１メモリ上のアクセスデータを読み出
して第２メモリに保持させ、その保持されたアクセスデ
ータが一定に、もしくは任意に無効化対象として決めら
れた場合に第２メモリに保持されたアクセスデータを無
効化して、その無効化結果の正否を判断する工程にした
ので、外部ユニットの支援を受けずに、より小さい論理
シミュレーションの段階でも早期に検証を行うことがで
き、これによって、試験全体の作業効率を向上させるこ
とが可能な情報処理装置用試験装置が得られるという効
果を奏する。

【図面の簡単な説明】

【図１】この発明の実施の形態１による情報処理装置用
試験装置を示すブロック図である。

【図２】この発明の実施の形態１による動作を説明する
フローチャートである。

【図３】この発明の実施の形態２による情報処理装置用
試験装置を示すブロック図である。

【図４】この発明の実施の形態２による動作を説明する
フローチャートである。

【図５】この発明の実施の形態３による情報処理装置用
試験装置を示すブロック図である。

【図６】この発明の実施の形態３による動作を説明する
フローチャートである。

【図７】この発明の実施の形態４による情報処理装置用
試験装置を示すブロック図である。

【図８】この発明の実施の形態４による動作を説明する
フローチャートである。

【図９】この発明の実施の形態５による情報処理装置用
試験装置を示すブロック図である。

【図１０】この発明の実施の形態５による動作を説明す
るフローチャートである。

【図１１】この発明の実施の形態６による情報処理装置
用試験装置を示すブロック図である。

【図１２】この発明の実施の形態６による動作を説明す
るフローチャートである。

【図１３】この発明の実施の形態７による情報処理装置
用試験装置を示すブロック図である。

【図１４】この発明の実施の形態７による動作を説明す
るフローチャートである。

【図１５】従来例による情報処理装置用試験装置を示す
ブロック図である。

【符号の説明】

１１，２１，３１，４１，５１，６１，７１ ＣＰＵ １２，２２，３２，４２，５２，６２，７３ 命令キャ
ッシュ １３，２３，３３，４３，５３，６３，７４ オペラン
ドキャッシュ １４，２４，３４，４４，５４，６４，７５ 中間バッ
ファ １５，２５，３５，４５，５５，６５，７６ メモリ １６，２６，３６，４６，５６，６６，７７ ＢＩ制御
部 １７，２７，３７，４７，５７，６７，７８ 命令制御
部 １７Ａ，２７Ａ，３７Ａ，４７Ａ，５７Ａ，６７Ａ，７
８Ａ アクセス命令実行部 １７Ｂ，２７Ｂ，３７Ｂ，４７Ｂ，５７Ｂ，６７Ｂ，７
８Ｂ 比較制御部 ６８ 表示出力部 ７２ キャッシュ／中間バッファ切り離し制御部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年６月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０１１６

【補正方法】変更

【補正内容】

【０１１６】命令キャッシュ７３，オペランドキャッシ
ュ７４には、いずれも切り離し制御部７２を介して被試
験命令列７８２が接続され、かついずれにも中間バッフ
ァ７５が接続される。命令キャッシュ７３，オペランド
キャッシュ７４には、それぞれ被試験命令列７８２の実
行により中間バッファ７５経由で命令，オペランドがキ
ャッシュされる。中間バッファ７５は命令キャッシュ７
３，オペランドキャッシュ７４およびメモリ７６に接続
され、メモリ制御によりメモリ７６から読み出された命
令およびオペランドをアクセスデータとして格納すると
ともに、命令データを命令キャッシュ７３に出力し、か
つオペランドデータをオペランドキャッシュ７４に出力
する。この中間バッファ７５とキャッシュ（命令キャッ
シュ７３，オペランドキャッシュ７４）とは、ＢＩ試験
時に切り離し制御部７２の制御で切り離される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０１２０

【補正方法】変更

【補正内容】

【０１２０】一方、ＢＩ制御部７７は、ターゲットに命
令キャッシュ７３，オペランドキャッシュ７４および中
間バッファ７５に対してＢＩ信号を多発させる。ＢＩ信
号がキャッシュに出力されたときに、上述した切り離し
制御でキャッシュ上のアクセスデータ“００ｈ”とメモ
リ７６のＡ番地のアクセスデータ“ＦＦｈ”とは不一致
となる。このような状況下でも、ＢＩ信号で無効化対象
としているメモリ７６上のアクセスデータが被試験命令
列７８２の実行でキャッシュに設定されたアクセスデー
タであれば、そのキャッシュに設定されているアクセス
データはＢＩ（無効化）される。この実行後、比較制御
部７８ＢにＢＩ制御による試験結果が収集され（ステッ
プＳ７０６）、そこで試験結果と期待値との比較が行わ
れる（ステップＳ７０７）。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０１３４

【補正方法】変更

【補正内容】

【０１３４】また、請求項１０の発明によれば、被試験
命令列に従って第１メモリ上のアクセスデータを読み出
して第２メモリに保持させ、その保持されたアクセスデ
ータが一定に、もしくは任意に無効化対象として決めら
れた場合に第２メモリに保持されたアクセスデータを無
効化して、その無効化結果の正否を判断する工程にした
ので、外部ユニットの支援を受けずに、より小さい論理
シミュレーションの段階でも早期に検証を行うことがで
き、これによって、試験全体の作業効率を向上させるこ
とが可能な情報処理装置用試験方法が得られるという効
果を奏する。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１メモリ上のアクセスデータを読み出
   して一時的に保持する第２メモリを用いてアクセス競合
   試験を行う情報処理装置用試験装置において、 前記第１メモリ上のアクセスデータに対するアクセスを
   実行の対象とする被試験命令列をあらかじめ用意してお
   き、前記被試験命令列に従って前記第１メモリをアクセ
   スし、前記第１メモリ上のアクセスデータを読み出して
   前記第２メモリに保持させるアクセス命令実行手段と、 前記アクセス命令実行手段により前記第２メモリに保持
   されたアクセスデータが一定に、もしくは任意に無効化
   対象として決められた場合に前記第２メモリに保持され
   たアクセスデータを無効化する無効化制御手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
2. 【請求項２】 メモリ上の命令データ，オペランドデー
   タをアクセスデータとしてそれぞれ格納する命令キャッ
   シュ，オペランドキャッシュを用いてアクセス競合試験
   を行う情報処理装置用試験装置において、 前記命令キャッシュおよび前記オペランドキャッシュに
   対するアクセスを実行の対象とする被試験命令列をあら
   かじめ用意しておき、前記被試験命令列に従って前記メ
   モリをアクセスし、前記メモリ上のアクセスデータを前
   記命令キャッシュ，前記オペランドキャッシュに設定す
   るアクセス命令実行手段と、 前記アクセス命令実行手段により前記オペランドキャッ
   シュに設定されたアクセスデータが前記メモリ上で無効
   化対象としてあらかじめ決められたアドレスのデータで
   あった場合に前記設定されたアクセスデータを無効化す
   る無効化制御手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
3. 【請求項３】 メモリ上の命令データ，オペランドデー
   タをアクセスデータとしてそれぞれ格納する命令キャッ
   シュ，オペランドキャッシュを用いてアクセス競合試験
   を行う情報処理装置用試験装置において、 前記命令キャッシュおよび前記オペランドキャッシュに
   対するアクセスを実行の対象とする被試験命令列をあら
   かじめ用意しておき、前記被試験命令列に従って前記メ
   モリをアクセスし、前記メモリ上のアクセスデータを前
   記命令キャッシュ，前記オペランドキャッシュに設定す
   るアクセス命令実行手段と、 前記アクセス命令実行手段により前記命令キャッシュに
   設定されたアクセスデータが前記メモリ上で無効化対象
   としてあらかじめ決められたアドレスのデータであった
   場合に前記設定されたアクセスデータを無効化する無効
   化制御手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
4. 【請求項４】 メモリ上の命令データ，オペランドデー
   タをアクセスデータとして中間バッファを経由してそれ
   ぞれ格納する命令キャッシュ，オペランドキャッシュを
   用いてアクセス競合試験を行う情報処理装置用試験装置
   において、 前記中間バッファに対するアクセスを実行の対象とする
   被試験命令列をあらかじめ用意しておき、前記被試験命
   令列に従って前記メモリをアクセスし、前記メモリ上の
   アクセスデータを前記中間バッファに設定するアクセス
   命令実行手段と、 前記アクセス命令実行手段により前記中間バッファに設
   定されたアクセスデータが前記メモリ上で無効化対象と
   してあらかじめ決められたアドレスのデータであった場
   合に前記設定されたアクセスデータを無効化する無効化
   制御手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
5. 【請求項５】 メモリ上の命令データ，オペランドデー
   タをアクセスデータとして中間バッファを経由してそれ
   ぞれ格納する命令キャッシュ，オペランドキャッシュを
   用いてアクセス競合試験を行う情報処理装置用試験装置
   において、 前記命令キャッシュ，前記オペランドキャッシュおよび
   前記中間バッファに対するアクセスを実行の対象とする
   被試験命令列をあらかじめ用意しておき、前記被試験命
   令列に従って前記メモリをアクセスし、前記メモリ上の
   アクセスデータを前記中間バッファ，前記命令キャッシ
   ュ，前記オペランドキャッシュに設定するアクセス命令
   実行手段と、 無効化対象とすべき前記メモリのアドレスを一定に、も
   しくは任意に決定し、そのアドレスを記憶するアドレス
   記憶手段と、 前記アクセス命令実行手段により前記中間バッファ，前
   記命令キャッシュおよび前記オペランドキャッシュに設
   定されたアクセスデータが前記メモリ上で前記アドレス
   記憶手段に記憶されたアドレスのデータであった場合に
   前記設定されたアクセスデータを無効化する無効化制御
   手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
6. 【請求項６】 メモリ上の命令データ，オペランドデー
   タをアクセスデータとして中間バッファを経由してそれ
   ぞれ格納する命令キャッシュ，オペランドキャッシュを
   用いてアクセス競合試験を行う情報処理装置用試験装置
   において、 前記命令キャッシュ，前記オペランドキャッシュおよび
   前記中間バッファに対するアクセスを実行の対象とする
   被試験命令列をあらかじめ用意しておき、前記被試験命
   令列に従って前記メモリをアクセスし、前記メモリ上の
   アクセスデータを前記中間バッファ，前記命令キャッシ
   ュ，前記オペランドキャッシュに設定するアクセス命令
   実行手段と、 前記アクセス命令実行手段により設定されたアクセスデ
   ータを無効化にするタイミングを一定に、もしくは任意
   に決定し、そのタイミングを記憶するタイミング記憶手
   段と、 前記アクセス命令実行手段により前記中間バッファ，前
   記命令キャッシュおよび前記オペランドキャッシュに設
   定されたアクセスデータが前記タイミング記憶手段に記
   憶されたタイミングのときに前記メモリ上であらかじめ
   決められたアドレスのデータであった場合に前記設定さ
   れたアクセスデータを無効化する無効化制御手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
7. 【請求項７】 メモリ上の命令データ，オペランドデー
   タをアクセスデータとして中間バッファを経由してそれ
   ぞれ格納する命令キャッシュ，オペランドキャッシュを
   用いてアクセス競合試験を行う情報処理装置用試験装置
   において、 前記命令キャッシュ，前記オペランドキャッシュおよび
   前記中間バッファに対するアクセスを実行の対象とする
   被試験命令列をあらかじめ用意しておき、前記被試験命
   令列に従って前記メモリをアクセスし、前記メモリ上の
   アクセスデータを前記中間バッファ，前記命令キャッシ
   ュ，前記オペランドキャッシュに設定するアクセス命令
   実行手段と、 無効化対象とすべき前記メモリのアドレスを一定に、も
   しくは任意に決定し、そのアドレスを記憶するアドレス
   記憶手段と、 前記アクセス命令実行手段により設定されたアクセスデ
   ータを無効化にするタイミングを一定に、もしくは任意
   に決定し、そのタイミングを記憶するタイミング記憶手
   段と、 前記アクセス命令実行手段により前記中間バッファ，前
   記命令キャッシュおよび前記オペランドキャッシュに設
   定されたアクセスデータが前記タイミング記憶手段に記
   憶されたタイミングのときに前記メモリ上で前記アドレ
   ス記憶手段に記憶されたアドレスのデータであった場合
   に前記設定されたアクセスデータを無効化する無効化制
   御手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
8. 【請求項８】 メモリ上の命令データ，オペランドデー
   タをアクセスデータとして中間バッファを経由してそれ
   ぞれ格納する命令キャッシュ，オペランドキャッシュを
   用いてアクセス競合試験を行う情報処理装置用試験装置
   において、 初期状態として、前記メモリをアクセスして、前記中間
   バッファ，前記命令キャッシュおよび前記オペランドキ
   ャッシュにアクセスデータを設定する初期設定手段と、 前記命令キャッシュおよび前記オペランドキャッシュと
   前記中間バッファとを切り離す切り離し制御手段と、 前記切り離し制御手段による切り離し状態で、前記命令
   キャッシュ，前記オペランドキャッシュおよび前記中間
   バッファに対するアクセスを実行の対象とする被試験命
   令列をあらかじめ用意しておき、前記被試験命令列に従
   って前記メモリをアクセスし、前記メモリ上のアクセス
   データを前記中間バッファに設定するアクセス命令実行
   手段と、 前記切り離し制御手段による切り離し状態で、前記初期
   設定手段により前記命令キャッシュおよび前記オペラン
   ドキャッシュに設定されたアクセスデータと前記前記ア
   クセス命令実行手段により前記中間バッファに設定され
   たアクセスデータとが前記メモリ上で一定に、もしくは
   任意に無効対象として決められたアドレスのデータであ
   った場合に、前記命令キャッシュ，前記オペランドキャ
   ッシュ，前記中間バッファにそれぞれ設定されたアクセ
   スデータを無効化する無効化制御手段と、 前記無効化制御手段による無効化結果の正否を判断する
   判断手段と、 を備えたことを特徴とする情報処理装置用試験装置。
9. 【請求項９】 前記判断手段は、前記無効化制御手段に
   よる無効化結果があらかじめ用意された期待値に合致し
   た場合に無効化の正常という判断結果を得て、一方、不
   一致した場合に無効化の異常という判断結果を得ること
   を特徴とする請求項１〜８のいずれか一つに記載の情報
   処理装置用試験装置。
10. 【請求項１０】 第１メモリ上のアクセスデータを読み
    出して一時的に保持する第２メモリを用いてアクセス競
    合試験を行う情報処理装置用試験方法において、 前記第１メモリ上のアクセスデータに対するアクセスを
    実行の対象とする被試験命令列をあらかじめ用意してお
    き、前記被試験命令列に従って前記第１メモリをアクセ
    スし、前記第１メモリ上のアクセスデータを読み出して
    前記第２メモリに保持させる第１工程と、 前記第１工程により前記第２メモリに保持されたアクセ
    スデータが一定に、もしくは任意に無効化対象として決
    められた場合に前記第２メモリに保持されたアクセスデ
    ータを無効化する第２工程と、 前記第２工程による無効化結果の正否を判断する第３工
    程と、 を含んだことを特徴とする情報処理装置用試験方法。