JPS6310454B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はデータセーブ用ローカルストレージに
対し格別の処理を行うことなくデータを格納し、
読出し時は所定の処理を行うことにより、短時間
処理を可能とするデータ格納方式に関する。

(2) 技術の背景 中央処理装置による情報処理の途中で何等かの
原因でエラーが発生したとき、当該命令の当初ス
テツプに戻り再試行（リトライ）を実行して見
る。エラー原因によつては再試行のとき正常動作
がなされ、或いは再度エラーとなる。このとき当
初の処理動作中変更されたデータを使用して命令
再試行を行うことは、正当な再試行とならないた
め、処理動作における当初からのデータをデータ
セーブ用ローカルストレージに一旦格納してお
き、再試行を実行するときはその直前にローカル
ストレージの格納データを主記憶装置に戻すよう
にしている。

(3) 従来技術と問題点 従来方式を示す第１図において、データセーブ
用ローカルストレージDSLSに第２図のデータを
格納する場合を説明する。第１図中の主記憶装置
MSにおいてアドレス０番地→７番地にＡ〜Ｈの
データが、アドレス８番地→15番地にＩ〜Ｐのデ
ータが格納されていて、アドレス６番地よりデー
タ長４バイトをローカルストレージDSLSに格納
するときは、主記憶装置MSのマシンサイクルの
第１サイクルにおいてデータＧ，Ｈのみが読出さ
れ、次サイクルにおいてデータＩ，Ｊを読出して
いる。第１図二示すアドレスレジスタADRには
アドレス６番地を、アライン方向レジスタALR
には左方向のアラインでアドレス増加方向とする
とき“01”のように定めるとそれを格納し、デー
タ長レジスタDLRには“100”（４バイト）のよ
うに格納しておく。アドレスレジスタADRによ
り指定されるアドレスで主記憶装置MSが読出さ
れ第１サイクルでデータＧ、Ｈがデータアライン
回路DALに格納される。このときアドレスレジ
スタADRとデータ長レジスタDLRは２バイト分
だけ更新され、データ長レジスタDLRの内容は
一時記憶データ長レジスタTDRに格納される。
データアライン回路DALはアライン制御回路
ALCにより制御されて、マシンサイクルの第２
サイクルでは図示しない中央処理装置からのフエ
ツチにおいて読出されたデータを整列する。そし
て読出しデータレジスタRDRに格納しておく。
第２サイクルアクセス検出回路SACは第２サイ
クルアクセスのとき「オン」とされるフリツプフ
ロツプFFにより起動し、一時記憶データ長レジ
スタTDRのレジスタ内容と原データ長レジスタ
の内容を切換ゲートMPXにより選択し、出力線
Ｌ３に出力する。出力線Ｌ３，Ｌ４は第２サイク
ルのフエツチで書込みがされる。なお出力線Ｌ
１，Ｌ２は第１サイクルのフエツチで書込みがさ
れる。その結果ローカルストレージDSLSには第
３図のデータフオーマツトで格納される。主記憶
装置フエツチデータは第１サイクルのフエツチデ
ータと第２サイクルデータの論理和演算結果であ
つて、そのため加算・演算などの制御が複雑であ
つた。

なお主記憶装置MSのデータについて、右方向
アライン・アドレス減少方向のときアライン方向
のコードを“10”と、右方向アドレス増加方向の
ときはアライン方向のコードを“11”として第２
図に示すような読出しデータとする。

そして第４図に示すように１命令においてｎフ
エツチするとしてローカルストレージDSLSのｎ
個のアドレスにデータが格納されるので、次に再
試行のときは、格納最後のアドレスから逆方向に
読出しをし、前述と逆の変換をして主記憶装置
MSに戻される。このためローカルストレージ
DSLSに格納するとき、読出すときは共に制御用
のハードウエアが複雑であつた。第１図において
ローカルストレージDSLSのカウンタは第２サイ
クルが終わつたとき＋１する。

(4) 発明の目的 本発明の目的は前述の欠点を改善し、ローカル
ストレージに簡易にデータを簡易に格納し、読出
し時には所定の処理を行い、比較的短時間の処理
を可能とするデータ格納方式を提供することにあ
る。

(5) 発明の構成 前述の目的を達成するための本発明の構成は、
主記憶装置のデータをアドレスアライン方向・デ
ータ長と共にデータセーブ用ローカルストレージ
に格納し、読出すときは前記ローカルストレージ
にセーブした最終アドレスからアドレス減少方向
に読出し逆変換の後主記憶装置に再格納するデー
タ格納方式において、主記憶装置の境界領域を超
えてフエツチするとき、中央処理装置マシンサイ
クルの第１サイクルと第２サイクルのアクセスを
別個に行い、第２サイクルのアライン方向を特定
ビツト列として格納し、読出すときは格納方向と
は逆方向に行い、前記特定ビツト列を見出したデ
ータについてはその次に読出すサイクルのデータ
と論理演算してから主記憶装置に再格納すること
である。

(6) 発明の実施例 第５図は本発明の一実施例の構成を示す図で、
第１図と同一符号は同様のものを示す。第５図に
おいては、各出力線Ｌ１〜Ｌ４は各フエツチ毎に
ローカルストレージDSLSに書込みを行うように
制御される。アライン方向レジスタALRの出力
線Ｌ２について特に第１サイクルと第２サイクル
のフエツチにおける出力を第６図に示すように区
別しながら格納して行く。即ち第１サイクルでは
通常のアライン方向データを格納し、第２サイク
ルでは第１サイクルに関係なく特定ビツト列この
場合“00”とする。そのためフリツプフロツプ
FFの出力とアライン方向レジスタALRの出力と
を論理演算する回路を使用する。またフエツチデ
ータの得られるアドレスが第１サイクルでは「６
番地」、第２サイクルでは「８番地」のように異
なつている。

次にローカルストレージDSLSのデータを読出
して命令再試行を行うときには最終アドレスから
逆方向に読出して行く。そしてアライン方向のビ
ツト列検出回路を設けておき特定ビツト列の得ら
れたアドレスのデータについては一時保留し、そ
れより１番地後で読出す第１サイクルのデータと
について論理和演算を行う。主記憶装置に再格納
されるデータは ［アドレスＭ番地のフエツチデータ］ OR［アドレスＭ―１番地のフエツチデータ］
また再格納すべきアドレスはローカルストレージ
DSLSのＭ―１番地に格納されているアドレス
を、アライン方向はＭ―１番地の方にあり、 データ長は（Ｍ―１番地の長さ）＋（Ｍ番地の長
さ）により求めることができる。

データ逆変換はこの後通常のとおり行われる。

(7) 発明の効果 こきようにして本発明によると、ローカルスト
レージに格納するときは、格別チエツクをするこ
となく直ちに行い、再試行のときは特定ビツト列
を検出するハードウエアを要する程度で、短時間
に格納でき且つ構成が簡易である。

【図面の簡単な説明】

第１図は従来のデータ格納方式を説明するため
の図、第２図は格納するデータの例、第３図はロ
ーカルストレージに格納された従来のデータ列、
第４図は第３図のデータ列が複数格納された例、
第５図は本発明の一実施例の構成を示す図、第６
図は第３図に対応する格納データ列を示す図であ
る。 MS…主記憶装置、DSLS…データセーブ用ロ
ーカルストレージ、ALR…アライン方向レジス
タ、ADR…アドレスレジスタ、DLR…データ長
レジスタ、DAL…データアライン回路、ALC…
アライン制御回路。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置のデータをアドレスアライン方
   向・データ長と共にデータセーブ用ローカルスト
   レージに格納し、読出すときは前記ローカルスト
   レージにセーブした最終アドレスからアドレス減
   少方向に読出し逆変換の後主記憶装置に再格納す
   るデータ格納方式において、主記憶装置の境界領
   域を超えてフエツチするとき、中央処理装置マシ
   ンサイクルの第１サイクルと第２サイクルのアク
   セスを別個に行い、第２サイクルのアライン方向
   を特定ビツト列として格納し、読出すときは格納
   順序とは逆方向に行い、前記特定ビツト列を見出
   したデータについてはその次に読出すサイクルの
   データと論理演算してから主記憶装置に再格納す
   ることを特徴とするデータ格納方式。