JPS61136145A - キヤツシユメモリ制御回路 - Google Patents
キヤツシユメモリ制御回路Info
- Publication number
- JPS61136145A JPS61136145A JP59257589A JP25758984A JPS61136145A JP S61136145 A JPS61136145 A JP S61136145A JP 59257589 A JP59257589 A JP 59257589A JP 25758984 A JP25758984 A JP 25758984A JP S61136145 A JPS61136145 A JP S61136145A
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- JP
- Japan
- Prior art keywords
- cache memory
- signal
- data
- read
- memory
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、キャッシュメモリを有するデータ処理装置の
キャッシュメモリ制御回路に係り、特にキャッシュミス
ヒツト時のオーバーヘラドラ少なくするのに好適なキャ
ッシュメモリ制御回路に関する。
キャッシュメモリ制御回路に係り、特にキャッシュミス
ヒツト時のオーバーヘラドラ少なくするのに好適なキャ
ッシュメモリ制御回路に関する。
従来、キャッシュメモリを有するデータ処理装置では、
データをアクセスする際にまずキャッシュメモリの検索
を行ない求めるデータが無かった場合にメインメモリか
らデータを読み出すという制御を行っていた。求めるデ
ータがキャッシュメモリに無い場合、キャッシュ検索を
行う時間はオーバーヘッドとなる。メインメモリのアク
セス時間に比ベキャッシュメモリのアクセス時間が短か
いこと、キャッシュメモリの容量を大きくして求めるデ
ータがキャッシュメモリにある確率を高くすることによ
って、このオーバーヘッドがデータの平均的アクセス時
間に占める割合を少なくしていた。しかしヤヤツシュメ
モリをオンチップ化しようとすると集積度の制約から充
分大容量のキャッシュメモリを確保することはむずかし
い。
データをアクセスする際にまずキャッシュメモリの検索
を行ない求めるデータが無かった場合にメインメモリか
らデータを読み出すという制御を行っていた。求めるデ
ータがキャッシュメモリに無い場合、キャッシュ検索を
行う時間はオーバーヘッドとなる。メインメモリのアク
セス時間に比ベキャッシュメモリのアクセス時間が短か
いこと、キャッシュメモリの容量を大きくして求めるデ
ータがキャッシュメモリにある確率を高くすることによ
って、このオーバーヘッドがデータの平均的アクセス時
間に占める割合を少なくしていた。しかしヤヤツシュメ
モリをオンチップ化しようとすると集積度の制約から充
分大容量のキャッシュメモリを確保することはむずかし
い。
キャッシュメモリに保持するデータを選択的に制御する
ことによりヒツト率を向上させる方法（（特開昭５ｓ−
９２０１）があるが、キャッシュメモリの容量が小さい
場合にはあまり効果を期待出来ない。
ことによりヒツト率を向上させる方法（（特開昭５ｓ−
９２０１）があるが、キャッシュメモリの容量が小さい
場合にはあまり効果を期待出来ない。
本発明の目的は、キャッシュメモリの容量が小さくヒツ
ト率が低い場合およびキャッシュメモリの検索時間とメ
インメモリのアクセス時間の比が充分に大きくない場合
でも、キャッシュミスヒツト時のオーバーヘッドが平均
データアクセス時間に及ぼす影響を小さくするようなキ
ャッシュ制御回路を提供することにある。
ト率が低い場合およびキャッシュメモリの検索時間とメ
インメモリのアクセス時間の比が充分に大きくない場合
でも、キャッシュミスヒツト時のオーバーヘッドが平均
データアクセス時間に及ぼす影響を小さくするようなキ
ャッシュ制御回路を提供することにある。
オーバーヘッドが生じる可能性が高い場合にはキャッシ
ュメモリの検索を開始するのと同時にメインメモリの読
み出しを始めるように制御すればオーバーヘッドは軽減
されるはずである。データ処理装置の命令フェッチにつ
いて考えると、小容量のキャッシュメモリがヒツトする
ケースとして繰返して同一の命令群を実行し、かつ命令
群の大きさがキャッシュメモリの容量よりも小さい場合
があげられる。−万ヒットしない場合としては以前に実
行されなかった命令を新たに実行する場合と繰返し実行
される命令群の大きさがキャッシュメモリの容量よりも
大きい場合があげられる。以上のことから直前の命令フ
ェッチ時にキャッシュメモリにヒツトしていた場合には
次の命令フェッチでもキャッシュメモリにヒツトする確
率が高く、直前の命令フェッチがヒツトしない場合には
次もヒツトしない確率が高い。従って前回の命令フェッ
チの結果を記憶しておき、それに従って直接メインメモ
リの読み出しを始めるかどうかを決定すればミスヒツト
時のオーバーヘッドを減らすことが出来る。
ュメモリの検索を開始するのと同時にメインメモリの読
み出しを始めるように制御すればオーバーヘッドは軽減
されるはずである。データ処理装置の命令フェッチにつ
いて考えると、小容量のキャッシュメモリがヒツトする
ケースとして繰返して同一の命令群を実行し、かつ命令
群の大きさがキャッシュメモリの容量よりも小さい場合
があげられる。−万ヒットしない場合としては以前に実
行されなかった命令を新たに実行する場合と繰返し実行
される命令群の大きさがキャッシュメモリの容量よりも
大きい場合があげられる。以上のことから直前の命令フ
ェッチ時にキャッシュメモリにヒツトしていた場合には
次の命令フェッチでもキャッシュメモリにヒツトする確
率が高く、直前の命令フェッチがヒツトしない場合には
次もヒツトしない確率が高い。従って前回の命令フェッ
チの結果を記憶しておき、それに従って直接メインメモ
リの読み出しを始めるかどうかを決定すればミスヒツト
時のオーバーヘッドを減らすことが出来る。
データアクセス時に常にキャッシュメモリの検索とメイ
ンメモリの読み出しを同時に開始すればミスヒツト時の
オーバーヘッドはなくすことが出来る。しかし、このよ
うな制御を行うとメモリへアクセスを行うためのバスを
プロセッサが占有する時間が長いためシステム全体の性
能が落ちてしまう。またプロセッサ自身でもキャッシュ
メモリから読み出したデータを用いて処理を終え次のデ
ータ読み出しを行おうとしたとき前回のメインメモリか
らの読み出しが完了していないので読み出しが開始出来
ないといった事態が生じる。
ンメモリの読み出しを同時に開始すればミスヒツト時の
オーバーヘッドはなくすことが出来る。しかし、このよ
うな制御を行うとメモリへアクセスを行うためのバスを
プロセッサが占有する時間が長いためシステム全体の性
能が落ちてしまう。またプロセッサ自身でもキャッシュ
メモリから読み出したデータを用いて処理を終え次のデ
ータ読み出しを行おうとしたとき前回のメインメモリか
らの読み出しが完了していないので読み出しが開始出来
ないといった事態が生じる。
以下、本発明の一実施例を第１図により説明する。
プロセッサ１は、アドレス信号１００、データ信号１０
１ｅ介してキャッシュメモリ２およびメモリ装［１１と
接続されている。キャッシュメモリ２はデータとそれに
対応するアドレスを記憶する。スタート信号１０２はデ
ータの読み出しを指示する信号である。この信号はキャ
ッシュメモリ２の読み出し指示を兼ねている。キャッシ
ュから読み出されたデータは、トライステートバッファ
３を介してデータ信号１０１に出力される。信号１０４
Ｈ、キャッシュメモリ２にアドレス信号１００で示され
る番地のデータが存在するかどうかを表す信号である。
１ｅ介してキャッシュメモリ２およびメモリ装［１１と
接続されている。キャッシュメモリ２はデータとそれに
対応するアドレスを記憶する。スタート信号１０２はデ
ータの読み出しを指示する信号である。この信号はキャ
ッシュメモリ２の読み出し指示を兼ねている。キャッシ
ュから読み出されたデータは、トライステートバッファ
３を介してデータ信号１０１に出力される。信号１０４
Ｈ、キャッシュメモリ２にアドレス信号１００で示され
る番地のデータが存在するかどうかを表す信号である。
スタート信号１０２は遅延素子９°を通ってフリップフ
ロップ７のストローブ入力へ接続される。メモリリード
信号１１１はＡＮＤゲート８の出力信号であり、メモリ
装置１１に対してアドレス１００で示される番地を読み
出し結果をデータ信号１０１に出力するよう指示する信
号である。メモリ終了信号１１（Ｎ−ｊ、メモリ装［１
１からデータが出力されるときにオンする信号である。
ロップ７のストローブ入力へ接続される。メモリリード
信号１１１はＡＮＤゲート８の出力信号であり、メモリ
装置１１に対してアドレス１００で示される番地を読み
出し結果をデータ信号１０１に出力するよう指示する信
号である。メモリ終了信号１１（Ｎ−ｊ、メモリ装［１
１からデータが出力されるときにオンする信号である。
終了信号１０３はデータの絖み出しが完了したことをプ
ロセッサ１に通知する信号であり、オンになつ友ときプ
ロセッサ１はデータ信号１０１の値を取り込み読み出し
動作を終了する。
ロセッサ１に通知する信号であり、オンになつ友ときプ
ロセッサ１はデータ信号１０１の値を取り込み読み出し
動作を終了する。
クリップフロップ７は前回の読み出し時にキャッシュメ
モリがヒントしたかどうかを記憶している。。
モリがヒントしたかどうかを記憶している。。
まず前回の読み出し時にキャッシュメモリがヒツトして
いた場合、すなわちフリップフロップ７に１が記憶され
ている場合について述べる。
いた場合、すなわちフリップフロップ７に１が記憶され
ている場合について述べる。
プロセッサ１はアドレス信号１００に読み出すべき番地
を出力しスタート信号１０２’ｉオンにする。スタート
信号１０２がオンになるとキャッシュメモリ２は内部に
保持されたアドレスとアドレス信号１００の比救を開始
する。アドレスが一致した場合には、アドレスと対にな
って保持されているデータがトライステートバッファ３
に対して出力され、又信号１０４をオンにする。一致す
るアドレスが存在しない場合には、信号１０４ｔｌ−オ
フにする。遅延素子９はキャッシュメモリｚの検索に必
要なだけ信号を遅らせる。従って、信号１０５はキャッ
シュメモリ２の検索が終わり信号１０４に結果が確定し
てからオンする。信号１０５がオンすると、スリップフ
ロップ７は信号１０４の値をラッチする。遅延素子１０
は、フリップフロップ７の遅れを保障するだめのもので
あり、信号１０５がオンとなってから信号１０６が確定
するまでの時間だけ信号１０５ｆ、遅らせ信号１０８に
伝える。
を出力しスタート信号１０２’ｉオンにする。スタート
信号１０２がオンになるとキャッシュメモリ２は内部に
保持されたアドレスとアドレス信号１００の比救を開始
する。アドレスが一致した場合には、アドレスと対にな
って保持されているデータがトライステートバッファ３
に対して出力され、又信号１０４をオンにする。一致す
るアドレスが存在しない場合には、信号１０４ｔｌ−オ
フにする。遅延素子９はキャッシュメモリｚの検索に必
要なだけ信号を遅らせる。従って、信号１０５はキャッ
シュメモリ２の検索が終わり信号１０４に結果が確定し
てからオンする。信号１０５がオンすると、スリップフ
ロップ７は信号１０４の値をラッチする。遅延素子１０
は、フリップフロップ７の遅れを保障するだめのもので
あり、信号１０５がオンとなってから信号１０６が確定
するまでの時間だけ信号１０５ｆ、遅らせ信号１０８に
伝える。
キャッシュメモリ２に該当する番地のデータが保持され
ていた場合、クリップフロップ７には１が新らたにラッ
チされ信号１０６はオンになっている。信号１０８がオ
ンされるとＡＮＤゲート５によって信号１０９がオンさ
れトライステートバッファ３はキャッシュメモリ２から
読み出されたデータをデータ信号１０１に出力する。ま
だ信号１０９は０几ゲート４に接続されているので終了
信号１０３がオンにされプロセッサ１に読み出しの完了
が報告される。この場合、プロセッサ１はキャッシュメ
モリ２の読み出し時間でデータｆ！：得ることか出来る
。
ていた場合、クリップフロップ７には１が新らたにラッ
チされ信号１０６はオンになっている。信号１０８がオ
ンされるとＡＮＤゲート５によって信号１０９がオンさ
れトライステートバッファ３はキャッシュメモリ２から
読み出されたデータをデータ信号１０１に出力する。ま
だ信号１０９は０几ゲート４に接続されているので終了
信号１０３がオンにされプロセッサ１に読み出しの完了
が報告される。この場合、プロセッサ１はキャッシュメ
モリ２の読み出し時間でデータｆ！：得ることか出来る
。
キャッシュメモリ２に該当する番地のデータが保持され
ていない場合、フリップフロップ７には新らたに０がラ
ッチされ信号１０６がオフとなるので信号１０８がオン
されても終了信号１０３はオフのままである。一方、信
号１０６がオフとなると信号１０７がオンとなる。スタ
ート信号１０２は読み出し動作が完了するまでオンのま
まである。
ていない場合、フリップフロップ７には新らたに０がラ
ッチされ信号１０６がオフとなるので信号１０８がオン
されても終了信号１０３はオフのままである。一方、信
号１０６がオフとなると信号１０７がオンとなる。スタ
ート信号１０２は読み出し動作が完了するまでオンのま
まである。
よってＡＮＤゲート８によってメモリリード信号１１１
がオンにされメモリ装置ｆ１１にデータの読み出しを指
示する。読み出しが完了するとデータ
！信号１０１にデータが出力され、メモリ終了信号１１
０がオンされる。メモリ終了信号１１０がオンされると
ＯＲゲート４によって終了信号１０３がオンにされ、プ
ロセッサ１に読み出しの完了が報告される。この場合プ
ロセッサ１はキャッシュメモリ２の読み出し時間とメモ
リ装置１１の読み出し時間を加えた時間でデータを得る
ことが出来る。
がオンにされメモリ装置ｆ１１にデータの読み出しを指
示する。読み出しが完了するとデータ
！信号１０１にデータが出力され、メモリ終了信号１１
０がオンされる。メモリ終了信号１１０がオンされると
ＯＲゲート４によって終了信号１０３がオンにされ、プ
ロセッサ１に読み出しの完了が報告される。この場合プ
ロセッサ１はキャッシュメモリ２の読み出し時間とメモ
リ装置１１の読み出し時間を加えた時間でデータを得る
ことが出来る。
次に前回の読み出し時にキャッシュメモリがヒントしな
かった場合、すなわちフリップフロップ７に０が記憶さ
れている場合について述べる。
かった場合、すなわちフリップフロップ７に０が記憶さ
れている場合について述べる。
プロセッサ１はアドレス信号１００に読み出すべき着地
を出力し、スタート信号１０２′ｔ−オンにする。スタ
ート信号１０２がオンになるとフリップフロップ７に０
が保持されているため信号１０７がオンとなっているの
で、Ａ Ｎ Ｄゲート８によって直ちにメモＩＪ ＩＪ
−ド信号１１１がオンされ、メモリ装置１１へ読み出し
を指示する。一方、キャッシュメモリの検索・読み出し
は、ヒツトした場合と同様に行なわれる。
を出力し、スタート信号１０２′ｔ−オンにする。スタ
ート信号１０２がオンになるとフリップフロップ７に０
が保持されているため信号１０７がオンとなっているの
で、Ａ Ｎ Ｄゲート８によって直ちにメモＩＪ ＩＪ
−ド信号１１１がオンされ、メモリ装置１１へ読み出し
を指示する。一方、キャッシュメモリの検索・読み出し
は、ヒツトした場合と同様に行なわれる。
亥当する番地のデータがキャッシュメモリ２に保持され
ていた場合、前に述べたようにＡＮＤゲート５が信号１
０９をオンにし、トライステートバッファ３ｔ−介して
キャッシュメモリ２内のデータがデータ信号１０１に出
力され、終了信号１０３もオンされる。従ってプロセッ
サ１は、キャッシュメモリ２の読み出し時間でデータを
得ることが出来る。
ていた場合、前に述べたようにＡＮＤゲート５が信号１
０９をオンにし、トライステートバッファ３ｔ−介して
キャッシュメモリ２内のデータがデータ信号１０１に出
力され、終了信号１０３もオンされる。従ってプロセッ
サ１は、キャッシュメモリ２の読み出し時間でデータを
得ることが出来る。
該当する番地のデータがキャッシュメモリ２に保持され
ていなかった場合にはメモリ終了信号１１０がオンされ
て始めて終了信号１０３がオンとなる。従ってプロセッ
サ１はメモリ装置１１の読み出し時間でデータを得るこ
とが出来る。
ていなかった場合にはメモリ終了信号１１０がオンされ
て始めて終了信号１０３がオンとなる。従ってプロセッ
サ１はメモリ装置１１の読み出し時間でデータを得るこ
とが出来る。
以上述べたように、本実施例では、キャッシュメモリに
ヒツトした場合にはキャッシュメモリの読み出し時間で
、ヒツトしない場合でも前回の読み出し時にヒツトしな
かった場合にはメモリ装置の読み出し時間でデータを得
ることが出来る。
ヒツトした場合にはキャッシュメモリの読み出し時間で
、ヒツトしない場合でも前回の読み出し時にヒツトしな
かった場合にはメモリ装置の読み出し時間でデータを得
ることが出来る。
以上述べた実施例では前回のキャッシュ検索結果を保持
するフリップフロップを１つだけ設けたが、これを命令
フェッチ用とデータアクセス用の２つに分けるとヒツト
予測が正しい確率が上げられる。また、データアクセス
用のフリップフロップとしてアクセスするアドレスの生
成方法（絶対査地アクセス、インデックス装飾等）ごと
に分けて設けると予測の適中率が上げられる。
するフリップフロップを１つだけ設けたが、これを命令
フェッチ用とデータアクセス用の２つに分けるとヒツト
予測が正しい確率が上げられる。また、データアクセス
用のフリップフロップとしてアクセスするアドレスの生
成方法（絶対査地アクセス、インデックス装飾等）ごと
に分けて設けると予測の適中率が上げられる。
本発明によれば前回のデータアクセス時にキャッシュメ
モリにヒツトしなかった場合には次のデータアクセス時
にはキャッシュメモリの検索結果を待たず、直ちにメイ
ンメモリのアクセスを開始するので、命令フェッチ時の
ように直前のアクセス時の検索結果によって次回のアク
セス時のヒツトの確率が変化する場合にはミスヒント時
のオーバーヘッドを少なくする効果がある。
モリにヒツトしなかった場合には次のデータアクセス時
にはキャッシュメモリの検索結果を待たず、直ちにメイ
ンメモリのアクセスを開始するので、命令フェッチ時の
ように直前のアクセス時の検索結果によって次回のアク
セス時のヒツトの確率が変化する場合にはミスヒント時
のオーバーヘッドを少なくする効果がある。
第１図は本発明を適用したキャッシュ付プロセッサのブ
ロック図である。
ロック図である。
Claims (1)
- 【特許請求の範囲】 １、主記憶装置とキャッシュメモリを有するデータ処理
装置において、データアクセスの際にキャッシュメモリ
にヒットしたか否かを記憶する手段を設け、データを読
み出す際、該記憶手段の記憶内容によつて直接主記憶装
置から読み出すか、キャッシュメモリの検索を行いヒッ
トしない場合に限り主記憶装置からの読み出すかを選択
することを特徴とするキャッシュメモリ制御回路。 ２、該記憶手段はオペランドアクセス用のものと命令フ
ェッチ用のものとの２つからなるものである請求の範囲
第１項のキャッシュメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257589A JPS61136145A (ja) | 1984-12-07 | 1984-12-07 | キヤツシユメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59257589A JPS61136145A (ja) | 1984-12-07 | 1984-12-07 | キヤツシユメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61136145A true JPS61136145A (ja) | 1986-06-24 |
Family
ID=17308364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59257589A Pending JPS61136145A (ja) | 1984-12-07 | 1984-12-07 | キヤツシユメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61136145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
| US7139879B2 (en) * | 2003-07-24 | 2006-11-21 | International Business Machinces Corporation | System and method of improving fault-based multi-page pre-fetches |
-
1984
- 1984-12-07 JP JP59257589A patent/JPS61136145A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996036919A1 (fr) * | 1995-05-19 | 1996-11-21 | Hitachi, Ltd. | Micro-ordinateur |
| US7139879B2 (en) * | 2003-07-24 | 2006-11-21 | International Business Machinces Corporation | System and method of improving fault-based multi-page pre-fetches |
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