JPS6135576B2 - - Google Patents
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- Publication number
- JPS6135576B2 JPS6135576B2 JP53017802A JP1780278A JPS6135576B2 JP S6135576 B2 JPS6135576 B2 JP S6135576B2 JP 53017802 A JP53017802 A JP 53017802A JP 1780278 A JP1780278 A JP 1780278A JP S6135576 B2 JPS6135576 B2 JP S6135576B2
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- JP
- Japan
- Prior art keywords
- general
- registers
- microinstruction
- section
- register
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明はマイクロ命令制御型データ処理装置に
関する。
関する。
従来のマイクロ命令制御型データ処理装置の汎
用レジスタ部１は、第１図に示されるように、他
装置との接続制御を行うアダプタ制御部（レジス
タＲ１〜Ｒ４、上位装置接続制御部および下位装
置接続制御部）に対しマイクロ命令で直接に制御
指示信号が出力できるようにするために、出力信
号が常時出力されている複数個のレジスタにより
構成されている。従つて、多数のレジスタにより
構成される汎用レジスタ部２０からアダプタ制御
部に対し制御指示信号として多数の信号線を布線
する必要がある。また、複数個のレジスタにより
構成される汎用レジスタ部２０のデータを演算部
２１に入力させるためには、各レジスタのうちの
特定のレジスタからの出力信号を選択する選択回
路２３の構成のために多量の素子が必要であると
ともに特定のレジスタが指定されてからその出力
信号が演算部に達する迄の遅延時間が大きい。ま
た、メモリ素子を汎用レジスタに使用したマイク
ロプログラム制御方式のデータ処理装置も存在す
るが、本発明のように汎用レジスタの特定のアド
レスへのデータ格納とともに、アダプタ制御部に
対するレジスタへの同じデータの格納ができな
い。従つて、アダプタ制御部に対するレジスタの
出力信号、すなわち、制御信号を演算部２１の入
力データとして演算し次の制御信号を作るために
はマイクロ命令の増加またはハードウエアの増加
が必要である。特に、マイクロ命令数の増加は処
理速度の低下を招くという点がある。
用レジスタ部１は、第１図に示されるように、他
装置との接続制御を行うアダプタ制御部（レジス
タＲ１〜Ｒ４、上位装置接続制御部および下位装
置接続制御部）に対しマイクロ命令で直接に制御
指示信号が出力できるようにするために、出力信
号が常時出力されている複数個のレジスタにより
構成されている。従つて、多数のレジスタにより
構成される汎用レジスタ部２０からアダプタ制御
部に対し制御指示信号として多数の信号線を布線
する必要がある。また、複数個のレジスタにより
構成される汎用レジスタ部２０のデータを演算部
２１に入力させるためには、各レジスタのうちの
特定のレジスタからの出力信号を選択する選択回
路２３の構成のために多量の素子が必要であると
ともに特定のレジスタが指定されてからその出力
信号が演算部に達する迄の遅延時間が大きい。ま
た、メモリ素子を汎用レジスタに使用したマイク
ロプログラム制御方式のデータ処理装置も存在す
るが、本発明のように汎用レジスタの特定のアド
レスへのデータ格納とともに、アダプタ制御部に
対するレジスタへの同じデータの格納ができな
い。従つて、アダプタ制御部に対するレジスタの
出力信号、すなわち、制御信号を演算部２１の入
力データとして演算し次の制御信号を作るために
はマイクロ命令の増加またはハードウエアの増加
が必要である。特に、マイクロ命令数の増加は処
理速度の低下を招くという点がある。
本発明の目的は汎用レジスタ部を少容量のラン
ダムアクセス型メモリで実現するとともにアダプ
タ制御部に対する前記汎用レジスタ部の布線数を
減少させたデータ処理装置を提供することにあ
る。
ダムアクセス型メモリで実現するとともにアダプ
タ制御部に対する前記汎用レジスタ部の布線数を
減少させたデータ処理装置を提供することにあ
る。
本発明の装置は、マイクロ命令を格納するマイ
クロ命令格納手段と、 前記マイクロ命令の指示により演算動作をする
演算部と、 この演算部からの出力を前記マイクロ命令で指
示される位置に記憶するメモリと、前記演算部か
ら前記メモリに記憶される前記演算部の出力を前
記マイクロ命令の指示により格納内容を外部装置
へ送り出すレジスタとから構成されている。
クロ命令格納手段と、 前記マイクロ命令の指示により演算動作をする
演算部と、 この演算部からの出力を前記マイクロ命令で指
示される位置に記憶するメモリと、前記演算部か
ら前記メモリに記憶される前記演算部の出力を前
記マイクロ命令の指示により格納内容を外部装置
へ送り出すレジスタとから構成されている。
〓〓〓〓
次に本発明の一実施例について図面を参照して
詳細に説明する。第２図は本発明の一実施例であ
るデータ処理装置を示す図である。このデータ処
理装置には、マイクロプログラムを格納してある
メモリ部１から読み出されたマイクロ命令がマイ
クロプログラム制御部２に与えられる。もし与え
られたマイクロ命令によりマイクロプログラム制
御部２は上位装置接続制御部３からの状態信号の
有無をチエツクしその状態信号の有無により次に
実行すべきマイクロ命令が格納されているメモリ
部１に対する読出しアドレスを設定する。もしこ
の時の上位装置接続制御部３からの状態信号が、
上位装置から本データ処理装置に対するデータ転
送の要求を示すものであれば、次に実行されるマ
イクロ命令として上位接続制御部３がデータ転送
制御指示を出す。メモリ部１からのマイクロ命令
読出しのためマイクロプログラム制御部２は次の
メモリアドレスを設定する。このようにして読み
出されたマイクロ命令で指示される制御指示はマ
イクロ命令自身が予じめ定数として有する場合
と、汎用レジスタ部４のうちのいずれたのレジス
タに準備されていた定数が用いられる場合と、汎
用レジスタの１個のレジスタの出力およびマイク
ロ命令自身が持つ定数を演算部５で演算し作成す
る場合等があるが、いずれの場合も演算部５を介
して、演算部５からの出力データ線６により、上
位接続制御部３にある制御指示レジスタ７に制御
指示が出される。この指示により上位接続制御部
３は、上位装置に応答する。この応答により上位
装置から送られたデータ転送開始信号を受信した
上位装置接続制御部３は再び状態信号をマイクロ
プログラム制御部２に送る。この場合マイクロプ
ログラム制御部２からのアドレス指定によりメモ
リ部１から読み出されたマイクロ命令は上位装置
接続制御部３に対する制御指示データ作成のため
に、マイクロ命令が有する定数および制御指示デ
ータ送出時に格納した汎用レジスタのうちの１つ
のレジスタ７からのデータを演算部５で演算して
作成する。
次に本発明の一実施例について図面を参照して
詳細に説明する。第２図は本発明の一実施例であ
るデータ処理装置を示す図である。このデータ処
理装置には、マイクロプログラムを格納してある
メモリ部１から読み出されたマイクロ命令がマイ
クロプログラム制御部２に与えられる。もし与え
られたマイクロ命令によりマイクロプログラム制
御部２は上位装置接続制御部３からの状態信号の
有無をチエツクしその状態信号の有無により次に
実行すべきマイクロ命令が格納されているメモリ
部１に対する読出しアドレスを設定する。もしこ
の時の上位装置接続制御部３からの状態信号が、
上位装置から本データ処理装置に対するデータ転
送の要求を示すものであれば、次に実行されるマ
イクロ命令として上位接続制御部３がデータ転送
制御指示を出す。メモリ部１からのマイクロ命令
読出しのためマイクロプログラム制御部２は次の
メモリアドレスを設定する。このようにして読み
出されたマイクロ命令で指示される制御指示はマ
イクロ命令自身が予じめ定数として有する場合
と、汎用レジスタ部４のうちのいずれたのレジス
タに準備されていた定数が用いられる場合と、汎
用レジスタの１個のレジスタの出力およびマイク
ロ命令自身が持つ定数を演算部５で演算し作成す
る場合等があるが、いずれの場合も演算部５を介
して、演算部５からの出力データ線６により、上
位接続制御部３にある制御指示レジスタ７に制御
指示が出される。この指示により上位接続制御部
３は、上位装置に応答する。この応答により上位
装置から送られたデータ転送開始信号を受信した
上位装置接続制御部３は再び状態信号をマイクロ
プログラム制御部２に送る。この場合マイクロプ
ログラム制御部２からのアドレス指定によりメモ
リ部１から読み出されたマイクロ命令は上位装置
接続制御部３に対する制御指示データ作成のため
に、マイクロ命令が有する定数および制御指示デ
ータ送出時に格納した汎用レジスタのうちの１つ
のレジスタ７からのデータを演算部５で演算して
作成する。
従つて、演算部５の入力信号として以前の制御
指示データの内容を利用するためには、上位装置
接続制御部３にある制御指示レジスタ７の信号を
用いなくても汎用レジスタのうち１つのレジスタ
７′を利用することができる。
指示データの内容を利用するためには、上位装置
接続制御部３にある制御指示レジスタ７の信号を
用いなくても汎用レジスタのうち１つのレジスタ
７′を利用することができる。
なお、データ処理装置が接続される上位装置及
び下位装置のインターフエースにより上位装置接
続制御部３及び下位装置接続制御部８に必要な制
御指示レジスタの数が異なるが、複数個の接続部
を有する場合その接続部を選択する制御指示レジ
スタ９及び１０、接続部から送出する状態信号を
制御する制御指示レジスタ１１及び１２、下位接
続制御部８における下位装置に対する命令レジス
タ１３および下位装置に対する命令あるいはデー
タ転送制御指示を行なう制御指示レジスタ１４が
ありいずれもそのレジスタの出力信号がマイクロ
命令の実行を進めて行く上において必要である。
従つて、本装置では汎用レジスタ部４に替えられ
ているレジスタ７′，９′，１０′，１１′，１
２′，１３′および１４′のデータが演算部５で使
用される。
び下位装置のインターフエースにより上位装置接
続制御部３及び下位装置接続制御部８に必要な制
御指示レジスタの数が異なるが、複数個の接続部
を有する場合その接続部を選択する制御指示レジ
スタ９及び１０、接続部から送出する状態信号を
制御する制御指示レジスタ１１及び１２、下位接
続制御部８における下位装置に対する命令レジス
タ１３および下位装置に対する命令あるいはデー
タ転送制御指示を行なう制御指示レジスタ１４が
ありいずれもそのレジスタの出力信号がマイクロ
命令の実行を進めて行く上において必要である。
従つて、本装置では汎用レジスタ部４に替えられ
ているレジスタ７′，９′，１０′，１１′，１
２′，１３′および１４′のデータが演算部５で使
用される。
なお、本装置で汎用レジスタ部４に使用してい
るランダムアクセスメモリ素子は、一般に市販さ
れている同時に２つのアドレスに対しての読出し
が可能でかついずれか一方の読出しアドレスに一
致するアドレスに書込み可能なランダムアクセス
メモリ素子である。
るランダムアクセスメモリ素子は、一般に市販さ
れている同時に２つのアドレスに対しての読出し
が可能でかついずれか一方の読出しアドレスに一
致するアドレスに書込み可能なランダムアクセス
メモリ素子である。
また、第２図において、上位装置接続制御部３
のデータ転送制御回路１５からの転送データは、
汎用レジスタ部４のレジスタＡ１６にセツトされ
出力データ線６を介して下位装置接続制御部８の
データ転送制御回路１７に転送される。下位装置
接続制御部８からの転送データは汎用レジスタ部
４のレジスタＢ１８にセツトされ出力データ線６
を介して上位装置接続制御部３のデータ転送制御
回路１５に転送される。また、汎用レジスタの
７′，９′，１０′，１１′，１２′，１３′および１
４′を自由にアクセスして内部データ処理を行な
う時は、レジスタ７，９，１０，１１，１２，１
３および１４へのデータのセツトを阻止するセツ
トインヒビツトインジケータ１９をマイクロ命令
によつてセツトする事によつて行なわれる。
のデータ転送制御回路１５からの転送データは、
汎用レジスタ部４のレジスタＡ１６にセツトされ
出力データ線６を介して下位装置接続制御部８の
データ転送制御回路１７に転送される。下位装置
接続制御部８からの転送データは汎用レジスタ部
４のレジスタＢ１８にセツトされ出力データ線６
を介して上位装置接続制御部３のデータ転送制御
回路１５に転送される。また、汎用レジスタの
７′，９′，１０′，１１′，１２′，１３′および１
４′を自由にアクセスして内部データ処理を行な
う時は、レジスタ７，９，１０，１１，１２，１
３および１４へのデータのセツトを阻止するセツ
トインヒビツトインジケータ１９をマイクロ命令
によつてセツトする事によつて行なわれる。
本発明には以上説明したように、汎用レジスタ
部を少数のランダムアクセス素子で実現するとと
もにアダプタ制御部に対する汎用レジスタ部の有
線数を減らすという効果及び汎用レジスタの使用
を拡張するという効果がある。
部を少数のランダムアクセス素子で実現するとと
もにアダプタ制御部に対する汎用レジスタ部の有
線数を減らすという効果及び汎用レジスタの使用
を拡張するという効果がある。
第１図は従来のマイクロ命令型データ処理装置
〓〓〓〓
の一例を示す図および第２図は本発明の一実施例
を示す図である。 第１図および第２図において、１……メモリ
部、２……マイクロプログラム制御部、３……上
位装置接続制御部、４，２０……汎用レジスタ
部、５……演算部、６……出力データ線、７……
制御指示レジスタ、８……下位装置接続制御部、
９，１０，１１，１２……制御指示レジスタ、１
３……命令レジスタ、１４……制御指示レジス
タ、７′……７に対応する汎用レジスタ部の１つ
の格納エリア、９′……９に対応する汎用レジス
タ部の１つの格納エリア、１０′……１０に対応
する汎用レジスタ部の１つの格納エリア、１１′
……１１に対応する汎用レジスタ部の１つの格納
エリア、１２′……１２に対応する汎用レジスタ
部の１つの格納エリア、１３′……１３に対応す
る汎用レジスタ部の１つの格納エリア、１４′…
…１４に対応する汎用レジスタ部の１つの格納エ
リア、１５……データ転送制御回路、１６……レ
ジスタＡ、１７……データ転送制御回路、１８…
…レジスタＢ、１９……セツトインヒビツトイン
ジケータ、２３……選択回路。 〓〓〓〓
〓〓〓〓
の一例を示す図および第２図は本発明の一実施例
を示す図である。 第１図および第２図において、１……メモリ
部、２……マイクロプログラム制御部、３……上
位装置接続制御部、４，２０……汎用レジスタ
部、５……演算部、６……出力データ線、７……
制御指示レジスタ、８……下位装置接続制御部、
９，１０，１１，１２……制御指示レジスタ、１
３……命令レジスタ、１４……制御指示レジス
タ、７′……７に対応する汎用レジスタ部の１つ
の格納エリア、９′……９に対応する汎用レジス
タ部の１つの格納エリア、１０′……１０に対応
する汎用レジスタ部の１つの格納エリア、１１′
……１１に対応する汎用レジスタ部の１つの格納
エリア、１２′……１２に対応する汎用レジスタ
部の１つの格納エリア、１３′……１３に対応す
る汎用レジスタ部の１つの格納エリア、１４′…
…１４に対応する汎用レジスタ部の１つの格納エ
リア、１５……データ転送制御回路、１６……レ
ジスタＡ、１７……データ転送制御回路、１８…
…レジスタＢ、１９……セツトインヒビツトイン
ジケータ、２３……選択回路。 〓〓〓〓
Claims (1)
- １ マイクロ命令を格納するマイクロ命令格納手
段と、前記マイクロ命令の指示により演算動作を
する演算部と、この演算部からの出力を格納する
複数のレジスタと、この複数のレジスタからの出
力により直接制御されるデータ制御部と、前記複
数のレジスタの内容と同じ情報を格納するメモリ
とを備え、前記マイクロ命令の指示に応答して前
記メモリをアクセスすることにより前記データ制
御部に対する指示を生成することを特徴とするマ
イクロ命令制御型データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1780278A JPS54110746A (en) | 1978-02-17 | 1978-02-17 | Microorder control type data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1780278A JPS54110746A (en) | 1978-02-17 | 1978-02-17 | Microorder control type data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54110746A JPS54110746A (en) | 1979-08-30 |
| JPS6135576B2 true JPS6135576B2 (ja) | 1986-08-13 |
Family
ID=11953841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1780278A Granted JPS54110746A (en) | 1978-02-17 | 1978-02-17 | Microorder control type data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54110746A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114258A (ja) * | 1981-12-28 | 1983-07-07 | Panafacom Ltd | デ−タ処理装置 |
| JPS58178445A (ja) * | 1982-04-12 | 1983-10-19 | Nec Corp | デ−タ処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329425B2 (ja) * | 1973-06-06 | 1978-08-21 | ||
| JPS5126429A (ja) * | 1974-08-29 | 1976-03-04 | Tokyo Shibaura Electric Co | |
| JPS51107735A (ja) * | 1975-03-19 | 1976-09-24 | Hitachi Ltd |
-
1978
- 1978-02-17 JP JP1780278A patent/JPS54110746A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54110746A (en) | 1979-08-30 |
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