JPH0642206B2 - コンカレント処理命令を有するマイクロプロセツサ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は新規なマイクロプロセッサの命令セットの構成
に関し、特に、データ処理効率の高いマイクロプロセッ
サを実現するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、順次実行され
る命令群からなるプログラムを格納するプログラム格納
手段と、ディジタルデータの読み書きが可能なデータ格
納手段と、ディジタルデータの演算を実行する演算手段
と、前記データ格納手段の入出力端子と前記演算手段の
入出力端子を接続するデータバスと、前記プログラム格
納手段から送出される命令に基づいて前記データ格納手
段と前記演算手段の動作をコントロールするコントロー
ル手段と、命令の実行タイミング信号を発生するタイミ
ングジェネレータと、前記タイミングジェネレータの出
力に基づいて前記プログラム格納手段に格納された特定
の命令を選択する命令選択手段を備えていることに特徴
づけられる。また、その代表的な構成が特公昭58-33584
号公報（以下、文献１と略記する。）に示されている。

発明が解決しようとする問題点 ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサはあらかじめ定められた順序にした
がってデータの処理を実行していくために、プログラム
が膨大になるにつれて非同期で入力される外部データの
取り込みやそれに基づくデータの処理のサイクルが長く
なるという問題を有している。このような問題に対し
て、従来は割り込みという手段を用いたり、データフロ
ーマシンに代表されるような非ノイマン方式のプロセッ
サが用いられてきた。しかしながら、割り込み手段を用
いる方法では、割り込みチャンネル数が増加するほどプ
ロセッサ自身が割り込みサービスルーチンを開始するた
めの手続き処理に多くの時間を費やすことになり、デー
タの処理効率が悪化する。また、データフローマシンで
は、一般に、数値データに処理情報が付加されて巡回す
るためにシステムが大規模化する。

問題点を解決するための手段 前記した問題点を解決するために本発明のコンカレント
処理命令を有するマイクロプロセッサは、プログラム格
納手段に格納された命令を逐次選択して第１の処理ルー
プを形成する第１の命令選択手段と、前記プログラム格
納手段に格納された命令を逐次選択して前記第１の処理
ループに対してコンカレントな関係にある第２の処理ル
ープを形成する第２の命令選択手段と、前記第２の処理
ループ内の複数のアドレス情報が格納されるアドレス格
納エリアと、前記アドレス格納エリアに格納されたアド
レス情報を前記第２の命令選択手段に供給する実行開始
アドレス供給手段と、前記第１の処理ループ内で実行さ
れ、前記アドレス格納エリアに前記第２の処理ループ内
のアドレス情報を格納する命令と、前記第２の処理ルー
プ内で実行され、前記アドレス格納エリアに格納された
アドレス情報に基づいて次のプログラムを実行する命令
を備えている。

作用 本発明では前記した構成によって、データ処理効率の高
いマイクロプロセッサを得ることができる。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図Ａは本発明の一実施例におけるマイクロプロセッ
サの構成図を示したものであり、順次実行される命令群
からなるプログラムが格納されるプログラマブルロジッ
クアレイ（図中においてＰＬＡなる略記号で示されてい
る。以下、ＰＬＡと略記する。）100と、ディジタルデ
ータの読み書きを行うランダムアクセスメモリ（図中に
おいてＲＡＭなる略記号で示されている。以下、ＲＡＭ
と略記する。）200およびレジスタファイル250と、ディ
ジタルデータの算術および論理演算を実行する第１の演
算器（一般にはＡＬＵなる略記号で示される。）300お
よび第２の演算器350と、前記ＲＡＭ200および前記レジ
スタファイル250の共通の入出力端子と前記演算器300，
350の入出力端子を接続するデータバス400と、前記ＰＬ
Ａ100から送出される命令に基づいて前記ＲＡＭ200，レ
ジスタファイル250と前記演算器300，350の動作をコン
トロールするコントロールバス450と、外部クロック入
力端子10に供給されるクロック信号をもとに命令の実行
タイミング信号を発生するタイミングジェネレータ（図
中においてＴＧなる略記号で示されている。）500と、
前記タイミングジェネレータ500の出力に基づいて前記
ＰＬＡ100に格納された特定の命令を選択する第１のプ
ログラマブルカウンタ（図中においてＰＣ１なる略記号
で示されている。）600と、前記第１のプログラマブル
カウンタ600による命令の選択に続いて前記タイミング
ジェネレータ500の出力に基づいて前記ＰＬＡ100の特定
の命令を選択する第２のプログラマブルカウンタ（図中
においてＰＣ２なる略記号で示されている。）650と、
前記第２のプログラマブルカウンタ650によって選択さ
れて実行されるプログラムの開始位置が前記第１のプロ
グラマブルカウンタ600によって選択された命令によっ
て格納されるウインドウ700を備えている。また、前記
タイミングジェネレータ500の出力信号がクロック信号
として供給される16ビットのカウンタ800と、前記カウ
ンタ800のカウント値を前記データバス400に送出するた
めのスイッチ回路900と、前記カウンタ800の特定のビッ
ト出力信号と前記第１のプログラマブルカウンタ600の
特定のカウント値を示す出力信号（例えば、［000・・・0
0］をデコードする出力信号。）の周波数比較を行っ
て、プログラムが無限ループに突入したときなどに前記
第１のプログラマブルカウンタ600と前記第２のプログ
ラマブルカウンタ650をリセットする周波数比較器1000
を備えている。さらに、前記タイミングジェネレータ50
0の出力信号をクロック信号とし、外部信号入力端子20
に印加される信号のエッジが到来したときもしくはプロ
グラムによってスタートさせられたときに動作するタイ
マー1100と、前記タイマー1100の出力信号によってマス
ターラッチ部のデータがスレイブラッチ部に転送される
マスタースレイブ型式の出力ポート1200と、前記データ
バス400に送出されるデータを取り込んでアナログ電圧
に変換するＤ−Ａコンバータ1300と、前記コントロール
バス450に送出される指令にしたがって前記データバス4
00に特定のデータを送出する読みだし専用メモリ（図中
においてＲＯＭなる略記号で示されている。以下、ＲＯ
Ｍと略記する。）1400と、前記ＲＡＭ200および前記レ
ジスタファイル250のアドレスを選択する（前記ＲＡＭ2
00および前記レジスタファイル250はたがいに異なるア
ドレス上に配置されている。）アドレスデコーダ1500な
らびに前記ＲＯＭ1400のアドレスを選択するアドレスデ
コーダ1600を備えている。なお、入力コントローラ1700
は、外部信号入力端子30，40，50，60，70，80に印加さ
れる入力信号のエッジが到来したときに、その時点のカ
ウンタ800のカウント値をレジスタファイル250の中の特
定のレジスタに転送される（同時に複数の入力信号のエ
ッジが到来したときには、複数のレジスタが選択され
る。）とともに、図示されてはいない入力信号受け付け
フラグをセットする機能を有している。

つぎに、第１図Ｂは、ＰＬＡ100と第１のプログラマブ
ルカウンタ600および第２のプログラマブルカウンタ650
ならびにウインドウ700の接続関係を示したブロック構
成図で、ＰＬＡ100は第１のプログラマブルカウンタ600
と第２のプログラマブルカウンタ650によって交互にア
ドレッシングされ、前記ＰＬＡ100からのコントロール
信号とアドレス選択信号はローカルバス150を介してウ
インドウ700と前記第１のプログラマブルカウンタ600お
よび前記第２のプログラマブルカウンタ650に供給され
る。前記ウインドウ700は第１および第２のアドレス格
納エリア710，720（以後の説明ではこれらを総称してア
ドレス格納ブロックという。）と、これらのいずれかを
選択するポインタ730と、アドレス格納ブロックに空き
エリアがなくなったときにそれ以上のアドレスの格納を
拒否するリジェクションフラグ740を有している。な
お、前記ポインタ730によって選択されたアドレス格納
エリアからのアドレス情報はウインドウバス750を介し
て前記第２のプログラマブルカウンタ650に供給され
る。

以上のように構成されたマイクロプロセッサについて、
第１図Ａ，Ｂに示した構成図と、第２図に示した主要部
のタイミングチャートによりその動作を説明する。

まず、第２図Ａは第１図Ａの外部クロック入力端子10に
供給されるクロック信号波形を示したものであり、第２
図Ｂはタイミングジェネレータ500を介してカウンタ800
およびタイマー1100，入力コントローラ1700に供給され
るクロック信号波形を示したものであり、第２図Ｃ，Ｄ
はそれぞれタイミングジェネレータ500を介して第１，
第２のプログラマブルカウンタ600，650に供給されるク
ロック信号波形を示したものである。また、第２図Ｅは
ＰＬＡ100からコントロールバス450に送出される命令の
実行サイクルを表している。さらには、第２図Ｆはデー
タバス400に送出されるデータの切換えサイクルを表し
ている。

つまり、第１のプログラマブルカウンタ600によってＰ
ＬＡ100の特定の命令が選択されて、第２図ＥのＭ記号
を付したタイミングにおいてコントロールバス450にそ
の命令が送出された後に、第２のプログラマブルカウン
タ650によって選択された命令が、第２図ＥのＳ記号を
付したタイミングにおいてコントロールバス450に送出
されることになる。第２図Ｆに示されたデータバス400
の切り換え期間が第２図Ｅに示されたコントロールバス
450のそれに比べて半分になっているのでは、第２図Ｂ
の信号波形がアクティブレベルにある期間を入力コント
ローラ1700によるカウンタ800のカウント値のレジスタ
ファイル250への転送に割り当てているためである。な
お、第１，第２のプログラマブルカウンタはそれぞれ第
２図Ｃ，Ｄの矢印を付したエッジにおいてカウント値を
更新させられるが、第２図Ｅにおいて、実際に命令がコ
ントロールバス450に送出されるタイミングが半周期遅
らされているのは、ＰＬＡ100での遅延マージンを考慮
したためである。

さて、第２図のタイミングチャートは従来からも実施さ
れている２系統のコンカレントな処理ループ、つまり、
厳密な意味での並列処理ではないが、データバスを共用
するために時分割による異なるプログラムの同時処理を
示しているが、本発明の特徴は、第２のプログラマブル
カウンタ650によって選択されて実行されるプログラム
の開始位置、すなわち開始アドレスが第１のプログラマ
ブルカウンタ600によって選択された命令によって決定
され、前記第１のプログラマブルカウンタ600は前記第
２のプログラマブルカウンタク650によって選択されて
実行されるプログラムの終了を待つことなく次の命令を
選択せしめる特別の命令を有している点にある。

本発明によるマイクロプロセッサにおけるデータ処理の
概念を第３図に示したデータ処理フローに基づいて説明
する。

第３図は、第１のプログラマブルカウンタ600によって
選択されて実行される命令群と第２のプログラマブルカ
ウンタ650によって選択されて実行される命令群の連鎖
関係を図式化したものであり、ｍ１，ｍ２，ｍ３，ｍ
４，ｍ５，ｍ６はそれぞれ第１のプログラマブルカウン
タ600によって実行される命令群であり、ｓ２，ｓ４，
ｓ５，ｓ６はそれぞれ第２のプログラマブルカウンタ65
0によって実行される命令群である。

さて、第１のプログラマブルカウンタ600によるプログ
ラムの実行が第３図のａ点からスタートしたとすると、
まず、命令群ｍ１が実行され、処理は命令群ｍ２に移行
するが、命令群ｍ２において、あたかも従来のサブルー
チンコールのような形で第２のプログラマブルカウンタ
650によって命令群ｓ２が起動される。ただ、従来のサ
ブルーチンコールと異なるのは、第１のプログラマブル
カウンタ600は命令群ｍ２において命令群ｓ２を起動さ
せた後に命令群ｓ２における処理の完了を待たずに残り
の命令を実行し、続く命令群ｍ３での処理に移行する点
である。同様にして、命令群ｍ４，ｍ５，ｍ６において
命令群ｓ４，ｓ５，ｓ６が呼び出されるが、これらの命
令群における処理を待つことなく第１のプログラマブル
カウンタ600による命令の実行は一巡してａ点に戻る。

これによって、比較的多くの処理時間を必要とする処理
を命令群ｓ２〜ｓ６からなる外側のループに配置してお
けば、命令群ｍ１〜ｍ６からなる内側のループにおける
処理は短い時間で一巡する。したがって、外部信号のエ
ッジが到来したか否かのセンス処理などの即断性を要す
る処理を内側のループで行えば、短い巡回サイクルで判
断処理が次々と実行できることになる。

ただ、このようなデータ処理フローでは必然的に外側の
ループの処理に多くの時間を要することになるので、外
側のループでのデータ処理速度が内側でのそれに比べて
十分に高くないと、全体としてのデータの処理効率は低
下する。例えば、外側のループでのデータ処理速度が内
側でのそれと同等であれば、命令群ｓ２を実行している
間に内側のループでの処理が何回も繰り返されることに
なるが、内側のループにおいて命令群ｍ６の実行が完了
した直後に命令群ｓ２の実行が完了したとすると、命令
群ｍ１の実行が行われている間は外側での処理は休止状
態となって処理効率が低下するだけでなく、命令群ｍ２
において再び命令群ｓ２が起動された場合には、命令群
ｓ４，ｓ５，ｓ６を一度も実行することなく命令群ｓ２
を続けて２回実行してしまうことになる。

第１図に示した本発明のマイクロプロセッサでは第２の
プログラマブルカウンタ650によって次に実行されるプ
ログラムの開始位置をアドレス格納ブロックに格納して
おくとともに、その空きエリアがなくなったときには以
後の新たなアドレスの格納を拒否するリジェクションフ
ラグ740を用意することによって前記した問題を解決し
ている。

すなわち、ＰＬＡ100において無条件ジャンプ命令や条
件ブランチ命令が選択されたときには、ローカルバス15
0を介して第１，第２のプログラマブルカウンタ600，65
0に直接アドレス選択信号が送出されるが、第３図の内
側の処理ループを実行する第１のプログラマブルカウン
タ600によって外側の処理ループの命令群が起動された
とき、ローカルバス150を介してＰＬＡ100から送出され
るアドレス選択信号はウインドウ700に導かれ、第２の
プログラマブルカウンタ650が動作中でなければ、その
ままウインドウ700を通過して第２のプログラマブルカ
ウンタ650のプリセットデータとなるが、第２のプログ
ラマブルカウンタ650が動作中の場合には、ポインタ730
の指す側のアドレス格納エリアにアドレス情報を格納し
たうえでポインタ730の出力を反転させる。なお、この
とき、ポインタ730の指した側のアドレス格納エリアに
は既にアドレス情報が格納されている場合にはリジェク
ションフラグ740がセットされて以後のアドレス選択信
号の受付が拒否される。

一方、第３図の外側のループを構成する各命令群の最後
には終了命令が置かれるが、ＰＬＡ100からこの終了命
令が送出されると、第２のプログラマブルカウンタ650
には第１，第２のアドレス格納エリア710，720のうち古
い方のアドレス情報（ポインタ730とリジェクションフ
ラグ740の出力状態から判別できる。）が転送され、そ
のデータが［00・・・000］でなければプリセットされたう
えで、転送したアドレス情報を格納していたアドレス格
納エリアがクリアされ、さらに、リジェクションフラグ
740はリセットされる。

このようにして、第３図の外側の処理ループにおける各
命令群の実行に多くの時間を要したとしても、第２のプ
ログラマブルカウンタ650は内側の処理ループから起動
された順序にしたがった各命令群を次々と実行していく
ことができる。なお、第１図Ｂに示した例ではウインド
ウ700がアドレス格納エリアを２ヶ所しか有していない
ので、現在実行中の命令群も含めて３種類の命令群のバ
ッファリング能力しかないが、多くの場合、外側の処理
ループに配置される命令群は、一度処理が終われば続い
て起動されることは少なく（第３図のデータ処理フロー
そのものが、リアルタイム性を要求される命令群を内側
の処理ループに配置することを示している。）あまり支
障はない。また、バッファリング能力を高めるために、
ウインドウ700のアドレス格納ブロックのエリアを増加
させたり、第３図の外側の処理ループと同様の第３，第
４の処理ループを増設することも可能である。

さて、第１表は第１図に示したマイクロプロセッサに適
用される命令セットの一覧表を示したものであるが、こ
こでは、［NOP］，［LOOP］，［AND］，［OR］，［SH
R］，［ADD］，［JMP］，［JZ］，［JNZ］，［JC］，
［JNC］などのスタンダードな命令については最も一般
的なニーモニックの呼称（インテル社の16ビットマイク
ロプロセッサ8086のニーモニックに準じている。）を用
いている。

第１表において、［FCAL］命令が第２の処理ループ、す
なわち第３図の外側の処理ループに特定のプログラムの
実行を委託する命令であり、具体的にはこの命令が選択
されると、第１図のウインドウ700を構成するアドレス
格納ブロックに空きエリアがあれば命令コードの第１の
バイトの下位４ビットを第２のバイトによって生成され
るアドレスを第１図Ｂのポインタ730の指す側の空きエ
リアに格納し、空きエリアがなければリジェクションフ
ラグ740をセットする。

これに対して［SCAL］命令は外側の処理ループに特定の
プログラムの実行を委託する点においては［FCAL］命令
と同じであるが、この命令が選択されると第１図の内側
の処理ループの進行はその時点で停止し、ウインドウ70
0を構成するアドレス格納ブロックに予約されている全
てのプログラムの実行が終了した時点で［SCAL］の命令
コードの第１バイトの下位４ビットと第２バイトによっ
て生成されるアドレスに配置されたプログラムを実行
し、［SCAL］命令によって開始されたプログラムが終了
した時点に内側の処理ループの進行が再開される。した
がって、［SCAL］命令は一般のサブルーチンコール命令
と同等の扱いをすることができ、また［SCAL］命令はア
ドレス格納ブロックの空きエリアの有無に関わらず必ず
実行されるので内側の処理ループと外側の処理ループの
同期をとるために利用することもできる。

なお、［END］命令は［FCAL］あるいは［SCAL］命令に
よって開始されるプログラムの最後に置かれる命令で、
第２のプログラマブルカウンタ650によってこの命令が
選択されるとアドレス格納ブロックにその開始アドレス
が格納されている次のプログラムの実行に移行するとと
もにポインタ730の出力状態を反転させる。

このように［FCAL］命令とその実行手段を備えることに
よって、それぞれがマスター、スレイブの関係にある２
系統の処理ループに配置された別々のプログラムをコン
カレントに実行させることができる。もちろん、第１図
に示されたシステムはワンチップＩＣとして実現できる
ので、システムの規模を大きくすることなく容易にコン
カレント処理のできるプロセッサシステムを構築するこ
とができる。

なお、第１図Ａに示した構成図において、演算器300と
演算器350の２個の演算器が用意されているが、前記演
算器300は、第３図の内側の処理ループにおいて主とし
てデータの加算および減算を行い、前記演算器350は外
側の処理ループにおいて乗算を主体にした演算を行う。
内外の処理ループのためにそれぞれほぼ専用の演算器を
用意しているのは、加算器を用いた乗算などを実行する
ときに外側の処理ループで頻繁に加算器を使用した場合
にデータのシフト操作やキャリーの処理が複雑となり、
それに伴ってハードウェアの負担が重くなるのを回避す
るためである。

なお、実施例においては前記プログラム格納手段として
唯一のＰＬＡ100を用い、前記第１，第２の命令選択手
段としてそれぞれ第１，第２のプログラマブルカウンタ
600，650を用いているが、前記第１の命令選択手段によ
って命令が選択される第１のプログラム格納手段と、前
期第２の命令選択手段によって命令が選択される第２の
プログラム格納手段を用いてもよく、さらに、命令選択
手段は第１のプログラマブルカウンタ600による方法だ
けでなくアドレスラッチと加算器の組み合わせなどによ
っても構成できる。

発明の効果 本発明のコンカレント処理命令を有するマイクロプロセ
ッサは、以上の説明からも明らかなように、プログラム
格納手段100に格納された命令を逐次選択して第１の処
理ループを形成する第１の命令選択手段（第１のプログ
ラマブルカウンタ600）と、前記プログラム格納手段に
格納された命令を逐次選択して前記第１の処理ループに
対してコンカレントな関係にある第２の処理ループを形
成する第２の命令選択手段（第２のプログラマブルカウ
ンタ650）と、前記第２の処理ループ内の複数のアドレ
ス情報が格納されるアドレス格納エリア700と、前記ア
ドレス格納エリアに格納されたアドレス情報を前記第２
の命令選択手段に供給する実行開始アドレス供給手段
（ウィンドウバス750）と、前記第１の処理ループ内で
実行され、前記アドレス格納エリアに前記第２の処理ル
ープ内のアドレス情報を格納する命令（FCAL命令）と、
前記第２の処理ループ内で実行され、前記アドレス格納
エリアに格納されたアドレス情報に基づいて次のプログ
ラムを実行する命令（END命令）を備えているので、従
来のサブルーチンに相当する複数のプログラムの処理を
主となる処理ループから従となる処理ループに委託でき
るという格別の効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
の構成図、第２図は第１図の主要部のタイミングチャー
ト、第３図は本発明によるマイクロプロセッサでのデー
タ処理フローである。 100……ＰＬＡ、200……ＲＡＭ、300……演算器、350…
…演算器、400……データバス、450……コントロールバ
ス、500……タイミングジェネレータ、600……第１のプ
ログラマブルカウンタ、650……第２のプログラマブル
カウンタ、710……アドレス格納エリア、720……アドレ
ス格納エリア。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 豊 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭50−14243（ＪＰ，Ａ) 特公 昭48−43461（ＪＰ，Ｂ１)

Claims (1)

【特許請求の範囲】
1. 【請求項１】順次実行される命令群からなるプログラム
   を格納するプログラム格納手段と、ディジタルデータの
   読み書きが可能なデータ格納手段と、ディジタルデータ
   の演算を実行する演算手段と、前記データ格納手段の入
   出力端子と前記演算手段の入出力端子を接続するデータ
   バスと、前記プログラム格納手段から送出される命令に
   基づいて前記データ格納手段と前記演算手段の動作をコ
   ントロールするコントロール手段と、命令の実行タイミ
   ング信号を発生するタイミングジェネレータと、前記タ
   イミングジェネレータの出力に基づいて前記プログラム
   格納手段に格納された命令を逐次選択して第１の処理ル
   ープを形成する第１の命令選択手段と、前記タイミング
   ジェネレータの出力に基づいて前記プログラム格納手段
   に格納された命令を逐次選択して前記第１の処理ループ
   に対してコンカレントな関係にある第２の処理ループを
   形成する第２の命令選択手段と、前記第２の処理ループ
   内の複数のアドレス情報が格納されるアドレス格納エリ
   アと、前記アドレス格納エリアに格納されたアドレス情
   報を前記第２の命令選択手段に供給する実行開始アドレ
   ス供給手段と、前記第１の処理ループ内で実行され、前
   記アドレス格納エリアに前記第２の処理ループ内のアド
   レス情報を格納する命令と、前記第２の処理ループ内で
   実行され、前記アドレス格納エリアに格納されたアドレ
   ス情報に基づいて次のプログラムを実行する命令を備え
   たコンカレント処理命令を有するマイクロプロセッサ。