JPH04149733A - シーケンス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシーケンス制御方式に関し、特にマイクロプロ
グラムで動作する論理装置における割込み要求時のシー
ケンス制御方式に関する。

〔従来の技術〕

従来、この種の割込み要求時のシーケンス制御方式は、
制御記憶部内に割込み処理用マイクロプログラムを持ち
、通常の処理と同様に制御記憶部をアクセスして割込み
処理用マイクロプログラムを取り込んでいた。

〔発明が解決しようとする課題〕

上述した従来の割込み要求時のシーケンス制御方式は、
制御記憶部内に通常のマイクロプログラムと割込み処理
用マイクロプログラムを持っテオリ、割込み要求があっ
たときに、アドレス生成回路で作った割込みがない場合
のアドレスと割込み処理用のアトしスとからセレクトシ
たアｔ”レスで制御記憶部をアクセスして割込み処理用
マイクロプログラムを取ってきたため、割込み処理に入
るまでの時間かかかって論理装置のサイクル時間を長く
取ってしまうので、性能を低下さゼるという欠点がある
。

本発明の目的は、割込み処理時のマイクロプログラノ、
を制御記憶部内に持たず、割込みアドレスにより割込み
処理用マイクロプログラム生成部で作成された割込み処
理用マイクロプログラムで動作するシーケンス制御方式
を提供することにある。

〔課題を解決するだめの手段〕

本発明のシーケンス制御方式は、論理装置を制御するマ
イクロプラグラムに割込みを起こすジーケレス制御プｊ
式において、前記マイクロプログラノ・を記憶している
制御記憶部と、割込みアドレスと前記割り込みアドレス
により割込み処理のマイクロプラグラムを生成する割込
み処理用マイクロプログラム生成部と、実行中のマイク
ロプラグラムを格納し、でいるマイクロプログラム格納
レジスタと、前記実行中のマイクロプログラムの内容で
次のマイクロプログラムを取るために前記制御記憶部の
アドレスを作るアドレス生成回路とを備え、割込みを起
こさない吉きは前記アドレス生成回路で作られたアドレ
スで前記制御記憶部をアクセスして取り出したマイクロ
プログラムにより動作し、割込みを起こすときは前記割
込みアドレスで前記割込み処理用マイクロプログラム生
成部で生成された割込み処理用マイクロプログラムによ
り割込み処理が動作することを特徴とする。

〔実施例〕

次に、本発明について図面を参り！シて説明する。

第１図は本発明のシーケンス制御方式の一実施例を示す
ブロック図である。

本実施例は制御記憶部１と、マイクロプログラム格納し
デスタ２と、アドレス生成回路３と、制御記憶部子ドし
、・スイへ岩綿１・１と、割込みアドレス信号線５．と
、制御記憶部内マイクロプラグラム、信号線６６　、割
込み処理用マイクロプラグラム、生成部７、Ｌ：、実行
中マイ／７０プログラム括り、ｉ線８と、次に実行ず・
＼〜マイ・′７０プログラム信号線９とから構成すれ、
マイクロプログラムにより動作する論理装置のマイクロ
プログラムに割込みを起こすノーケンス制御回路である
。

第１図において、制御記憶部１は制御記付内マイクロプ
ロ々′ラノ、イ」岩綿６を介して割込み処理用マイタ［
］ブｏ　’）’ラム化成部′７と接続され、割込み処理
用マイク［］ブ（１グラム生成部７は割込みアドレス信
り線５とも接続され、次に実行ずへきマイクロブ「）グ
ラム１１号線９を介してマイクロプラグラム・格納しデ
スタ２と接続され、マイクロプログラノ・格納しンスタ
２は実行中マイクロプログラム信号線８を介ｌ、てアド
レス生成回路３と接続され、アドレス生成回路３は制御
記憶部アドレス信号線４を介して制御記憶部１と接続さ
れている。

次に各部の機能を説明し、通常の動作と割込み要求があ
った場合の動作について説明する。

制御記憶部１は割込みがない場合の処理に必要な全マイ
クロプログラムを格納している。マイクロプログラム格
納レジスタ２は実行するマイクロプログラムの１ステッ
プ分を格納している。アドレス生成回路３はマイクロプ
ログラム格納レジスタ２の内容が実行中マイクロプログ
ラムイハ岩綿８により入力さね、次に実行すべきマイク
ロプログラムを取ってくるのに必要なアドレスを作る。

アドレス生成回路３で作るねたアドレスが制御記憶部ア
ドレス信号線４を通って制御記憶部１をアクセスし、次
に実行すべきマイクロプログラムを制御記憶部内マイ７
７０プログラム信号線６を通して割込み処理用マイクロ
プログラド生成部７に入力する。割込み処理用マイクロ
プログラム生成部７に入力されたマイクロプログラムは
割込めアドレス信号線５に割込みアドレスが入ってない
ことを確認し、次に実行すべきマイクロプログラム信号
線９を通じてマイクロプログラム格納レジスタ２にセッ
トされる。以上のようにマイクロプログラム格納レジス
タ２の内容からアドレス生成回路３でアドレスを作り、
制御記憶部１をアクセスしてマイクロプログラムをマイ
クロプログラム格納レジスタ２にセットするまでをクロ
ックサイクル１周期で行ない、この繰り返しで命令を実
行している。

次にこの繰り返しの中で例外処理が生じた場合について
説明する。マイクロプログラム実行中もしくは実行後に
例外が生じたときは、何が原因で例外が生じたのかを解
析し、例外に応じた内容の処理に入らなければならない
。つまり、例外に応じた割込みを起こさなければならな
い。そこで例外に応じたアドレスを作り、割込みアドレ
ス信号線５を通じて割込み処理用マイクロプログラム生
成部７に入力する。ここで、通常処理のマイクロプログ
ラムが制御記憶部内マイクロプラグラム信号線６により
入力されているが、割込み処理用マイクロプログラム生
成部７は割込みアドレス信号線５により割込み処理用の
マイクロプログラムを生成し、次に実行すべきマイクロ
プログラム信号線９を通じてマイクロプログラム格納レ
ジスタ２に入力し、割込み処理の動作が実行される。

以上説明したように、割込み要求があった場合にいちい
ち制御記憶部１に取りに行っていては割込み処理に入る
まで時間がかかってしまい、割込み処理全体に影響を及
ぼすことになってしまう。

そこで本実施例では、マイクロプログラム格納レジスタ
２に格納される直前に割込み処理用マイクロプログラム
を作成することによって上記の問題を解決している。そ
の結果、クロックサイクルの１周期は割込み処理に入る
までの時間を含めて決定しているため、割込み処理に入
るまでの影響を除いて決めることで論理装置の性能を最
大限に上げることができ、制御記憶部１の容量も減少す
るので通常処理のマイクロプログラムアクセス時間を短
縮することになり、さらに性能を上げることができる。

〔発明の効果〕

以上説明したように本発明は、制御記憶部とは別に新た
に割込み処理時のマイクロプログラムを生成する割込み
処理用マイクロプログラム生成部を設け、割込み処理時
に制御記憶部をアクセスせず、割込みアドレスによって
マイクロプログラムを作成することにより、割込み処理
が論理装置に及ぼしている影響をなくしてスムーズに割
込み処理に入ることができ、サイクル時間の最適化を決
めることができるので、論理装置の性能を最大限に上げ
るという効果を有する。

【図面の簡単な説明】

第１図は本発明のシーケンス制御方式の一実施例を示す
ブロック図である。 １・・・制御記憶部、２・・・マイクロプログラム格納
レジスタ、３・・・アドレス生成回路、４・・・制御記
憶部アドレス信号線、５・・・割込みアドレス信号線、
６・・・制御記憶部内マイクロプログラム信号線、７・
・・割込み処理用マイクロプログラム生成部、８・・・
実行中マイ クロプログラム信号線、 ９・・・次に実行 すべきマイクロプログラム信号線。

Claims (1)

【特許請求の範囲】
1. 論理装置を制御するマイクロプログラムに割込みを起こ
   すシーケンス制御方式において、前記マイクロプログラ
   ムを記憶している制御記憶部と、割込みアドレスと前記
   割り込みアドレスにより割込み処理のマイクロプラグラ
   ムを生成する割込み処理用マイクロプログラム生成部と
   、実行中のマイクロプラグラムを格納しているマイクロ
   プログラム格納レジスタと、前記実行中のマイクロプロ
   グラムの内容で次のマイクロプログラムを取るために前
   記制御記憶部のアドレスを作るアドレス生成回路とを備
   え、割込みを起こさないときは前記アドレス生成回路で
   作られたアドレスで前記制御記憶部をアクセスして取り
   出したマイクロプログラムにより動作し、割込みを起こ
   すときは前記割込みアドレスで前記割込み処理用マイク
   ロプログラム生成部で生成された割込み処理用マイクロ
   プログラムにより割込み処理が動作することを特徴とす
   るシーケンス制御方式。