JPH07182170A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH07182170A JPH07182170A JP5327348A JP32734893A JPH07182170A JP H07182170 A JPH07182170 A JP H07182170A JP 5327348 A JP5327348 A JP 5327348A JP 32734893 A JP32734893 A JP 32734893A JP H07182170 A JPH07182170 A JP H07182170A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- microprocessor
- address value
- supplied
- interrupt signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 プリフェッチ機能を有するマイクロプロセッ
サにおいて、実行されていないアドレスに対して割り込
みが発生せず、又、目的のサイクルにて割り込みが発生
するマイクロプロセッサを提供する。 【構成】 命令が書き込まれたキュー１０のアドレス値
をマイクロプロセッサへ供給される外部割込信号にてラ
ッチする第１ラッチ手段２６と、上記キューから読み出
された命令のアドレス値と上記第１ラッチ手段にラッチ
されたアドレス値とを比較しこれらか一致する場合にの
み内部割込信号を送出する内部信号送出手段２７とを備
えた。
サにおいて、実行されていないアドレスに対して割り込
みが発生せず、又、目的のサイクルにて割り込みが発生
するマイクロプロセッサを提供する。 【構成】 命令が書き込まれたキュー１０のアドレス値
をマイクロプロセッサへ供給される外部割込信号にてラ
ッチする第１ラッチ手段２６と、上記キューから読み出
された命令のアドレス値と上記第１ラッチ手段にラッチ
されたアドレス値とを比較しこれらか一致する場合にの
み内部割込信号を送出する内部信号送出手段２７とを備
えた。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
関し、特に命令のプリフェッチを行うマイクロプロセッ
サにおいてプリフェッチした命令に影響されないマイク
ロプロセッサに関する。
関し、特に命令のプリフェッチを行うマイクロプロセッ
サにおいてプリフェッチした命令に影響されないマイク
ロプロセッサに関する。
【０００２】
【従来の技術】マイクロプロセッサにおいて、あるアド
レスを実行したときに割り込み処理を発生させたい場
合、そのアドレスをマイクロプロセッサの外部で検出し
割り込み指示をマイクロプロセッサへ供給するような制
御を行うが、命令の先読み機能、即ちプリフェッチ機能
を有するマイクロプロセッサにおいては、割り込み処理
を発生するアドレスが必ずしも実行されるとは限らない
ので、実際に実行されていないアドレスで割り込みが発
生する。例えば下記の表１では、１００６番地の命令は
その直前のアドレスにおけるｂｅｑ（ｂｒａｎｃｈ ｅ
ｑｕａｌ）条件分岐命令により、１００４番地から１２
００番地へ分岐するので、上記１００６番地は実行され
ない場合がある。
レスを実行したときに割り込み処理を発生させたい場
合、そのアドレスをマイクロプロセッサの外部で検出し
割り込み指示をマイクロプロセッサへ供給するような制
御を行うが、命令の先読み機能、即ちプリフェッチ機能
を有するマイクロプロセッサにおいては、割り込み処理
を発生するアドレスが必ずしも実行されるとは限らない
ので、実際に実行されていないアドレスで割り込みが発
生する。例えば下記の表１では、１００６番地の命令は
その直前のアドレスにおけるｂｅｑ（ｂｒａｎｃｈ ｅ
ｑｕａｌ）条件分岐命令により、１００４番地から１２
００番地へ分岐するので、上記１００６番地は実行され
ない場合がある。
【０００３】
【表１】
【０００４】しかし、プリフェッチを行うマイクロプロ
セッサでは実際には実行されない上記１００６番地の命
令を先に読み込むため外部のアドレス検出から割り込み
指示が供給され、実行していないアドレスに対して割り
込み処理が発生してしまうという問題点がある。又、図
８に示すように外部の割り込み発生装置がアドレス等の
検出により割り込み信号を検出したサイクルで割り込み
が発生せずに検出回路のディレイ等により１サイクル遅
れて割り込みが発生する場合がある。本発明はこのよう
な問題点を解決するためになされたもので、実行されて
いないアドレスに対して割り込みが発生せず、又、目的
のサイクルにて割り込みが発生するマイクロプロセッサ
を提供することを目的とする。
セッサでは実際には実行されない上記１００６番地の命
令を先に読み込むため外部のアドレス検出から割り込み
指示が供給され、実行していないアドレスに対して割り
込み処理が発生してしまうという問題点がある。又、図
８に示すように外部の割り込み発生装置がアドレス等の
検出により割り込み信号を検出したサイクルで割り込み
が発生せずに検出回路のディレイ等により１サイクル遅
れて割り込みが発生する場合がある。本発明はこのよう
な問題点を解決するためになされたもので、実行されて
いないアドレスに対して割り込みが発生せず、又、目的
のサイクルにて割り込みが発生するマイクロプロセッサ
を提供することを目的とする。
【０００５】
【課題を解決するための手段とその作用】本発明は、命
令のプリフェッチ機能を有するマイクロプロセッサであ
って、外部インタフェースを介して供給された命令が書
き込まれる第１記憶手段のアドレス値であるライトアド
レス値を外部からマイクロプロセッサへ供給される割込
信号にてラッチする第１ラッチ手段と、上記第１記憶手
段から読み出される命令を記憶しているアドレス値であ
るリードアドレス値が供給され、該リードアドレス値と
上記第１ラッチ手段から供給される上記ライトアドレス
値とを比較し上記リードアドレス値と上記ライトアドレ
ス値とが一致する場合にのみ内部割込信号を送出する内
部割込信号送出手段とを備えたことを特徴とする。
令のプリフェッチ機能を有するマイクロプロセッサであ
って、外部インタフェースを介して供給された命令が書
き込まれる第１記憶手段のアドレス値であるライトアド
レス値を外部からマイクロプロセッサへ供給される割込
信号にてラッチする第１ラッチ手段と、上記第１記憶手
段から読み出される命令を記憶しているアドレス値であ
るリードアドレス値が供給され、該リードアドレス値と
上記第１ラッチ手段から供給される上記ライトアドレス
値とを比較し上記リードアドレス値と上記ライトアドレ
ス値とが一致する場合にのみ内部割込信号を送出する内
部割込信号送出手段とを備えたことを特徴とする。
【０００６】このように構成することで、内部割込信号
送出手段は、ライトアドレス値とリードアドレス値とが
一致した場合、即ち記憶手段に命令が記憶されていない
場合、即ち実際にマイクロプロセッサにて実行されるべ
き命令のアドレスが供給された場合にのみその命令が実
行される。このように内部割込信号送出手段は、割り込
みを実行したい命令以後の命令にて割り込みが実行され
ないように作用する。尚、第１ラッチ手段は、実施例に
示す、ＮＡＮＤ回路５１、第１フリップフロップ回路５
２、第２フリップフロップ回路５３、ＮＡＮＤ回路５
６、ラッチ回路２６を指し、内部割込信号送出手段は第
２コンパレータ２７、ＮＡＮＤ回路５８、ラッチ回路５
７、インバータ６０を指す。
送出手段は、ライトアドレス値とリードアドレス値とが
一致した場合、即ち記憶手段に命令が記憶されていない
場合、即ち実際にマイクロプロセッサにて実行されるべ
き命令のアドレスが供給された場合にのみその命令が実
行される。このように内部割込信号送出手段は、割り込
みを実行したい命令以後の命令にて割り込みが実行され
ないように作用する。尚、第１ラッチ手段は、実施例に
示す、ＮＡＮＤ回路５１、第１フリップフロップ回路５
２、第２フリップフロップ回路５３、ＮＡＮＤ回路５
６、ラッチ回路２６を指し、内部割込信号送出手段は第
２コンパレータ２７、ＮＡＮＤ回路５８、ラッチ回路５
７、インバータ６０を指す。
【０００７】又、本発明は、マイクロプロセッサにて実
行中のサイクルが外部装置のデータ領域もしくはプログ
ラム領域のいずれにアクセスしているかを示すアクセス
領域表示信号が供給され所定の出力信号を上記内部割込
信号送出手段へ送出するアクセス領域表示信号送出手段
を備え、上記内部割込信号送出手段は上記リードアドレ
ス値と上記ライトアドレス値との一致、不一致にかかわ
らず上記出力信号の供給に基づき上記内部割込信号を送
出するように構成してもよい。
行中のサイクルが外部装置のデータ領域もしくはプログ
ラム領域のいずれにアクセスしているかを示すアクセス
領域表示信号が供給され所定の出力信号を上記内部割込
信号送出手段へ送出するアクセス領域表示信号送出手段
を備え、上記内部割込信号送出手段は上記リードアドレ
ス値と上記ライトアドレス値との一致、不一致にかかわ
らず上記出力信号の供給に基づき上記内部割込信号を送
出するように構成してもよい。
【０００８】又、上記外部インタフェースは入力データ
を該外部インタフェースに供給されるクロック信号に基
づきラッチしラッチした入力データを上記第１記憶手段
へ送出する第２ラッチ手段を備え、外部からアクセス領
域表示信号が供給され上記クロック信号に基づき上記ア
クセス領域表示信号を上記アクセス領域表示信号送出手
段へ送出する第３ラッチ手段を備え、該第３ラッチ手段
の出力信号のみが上記アクセス領域表示信号送出手段へ
送出するようにしてもよい。
を該外部インタフェースに供給されるクロック信号に基
づきラッチしラッチした入力データを上記第１記憶手段
へ送出する第２ラッチ手段を備え、外部からアクセス領
域表示信号が供給され上記クロック信号に基づき上記ア
クセス領域表示信号を上記アクセス領域表示信号送出手
段へ送出する第３ラッチ手段を備え、該第３ラッチ手段
の出力信号のみが上記アクセス領域表示信号送出手段へ
送出するようにしてもよい。
【０００９】このように構成することで、アクセス領域
表示信号送出手段は、上記リードアドレス値と上記ライ
トアドレス値との一致、不一致にかかわらず、アクセス
領域表示信号に基づき内部割込信号を発生するように作
用する。
表示信号送出手段は、上記リードアドレス値と上記ライ
トアドレス値との一致、不一致にかかわらず、アクセス
領域表示信号に基づき内部割込信号を発生するように作
用する。
【００１０】又、第２ラッチ手段及び第３ラッチ手段
は、ともに同じクロック信号にて動作するので目的のサ
イクルにて内部割込信号が発生するように作用する。
は、ともに同じクロック信号にて動作するので目的のサ
イクルにて内部割込信号が発生するように作用する。
【００１１】
【実施例】本発明のマイクロプロセッサの一実施例を図
を参照し以下に説明する。本実施例におけるマイクロプ
ロセッサはプリフェッチ機能を有するものであり、図１
に示すようにキュー１０、出力側がキュー１０に接続さ
れキュー１０の動作制御を行うキューコントロール２
０、キュー１０の出力側に接続されるインストラクショ
ンレジスタ３０及び外部信号の入力部である外部インタ
フェース４０から構成される。尚、命令は、外部インタ
フェース４０を介してキュー１０へ順に供給され、キュ
ーコントロール２０にて制御されながら例えば図２に示
すように命令が書き込まれる順にアドレス０からアドレ
ス７まで順番に命令が書き込まれる。尚、キュー１０に
書き込まれる命令のキューアドレスはライトポインタ
に、キュー１０から読み出される命令のキューアドレス
はリードポインタによって示されている。又、キューコ
ントロール２０には、後述する図３及び図４に示す構成
を有する回路が設けられており、キューコントロール２
０には外部割込信号ＮＭＩ、リセット信号ＱＦＬＵＳ
Ｈ、クロック信号ＣＫ、マシンサイクルＭＳ１、ＵＥＮ
ＭＩ信号及びアクセス領域表示信号ＰＤＢが供給され
る。そしてキューコントロール２０は最終的に内部割込
信号ＥＮＭＩを送出する。尚、上記外部割込信号ＮＭＩ
は、上述したように、アドレスを検出し割り込み要求命
令のアドレスを検出したときにマイクロプロセッサへ供
給される割込要求信号をいう。又、内部割込信号とは、
マイクロプロセッサのシーケンスコントロールに対して
ＮＭＩの処理を要求する信号をいう。
を参照し以下に説明する。本実施例におけるマイクロプ
ロセッサはプリフェッチ機能を有するものであり、図１
に示すようにキュー１０、出力側がキュー１０に接続さ
れキュー１０の動作制御を行うキューコントロール２
０、キュー１０の出力側に接続されるインストラクショ
ンレジスタ３０及び外部信号の入力部である外部インタ
フェース４０から構成される。尚、命令は、外部インタ
フェース４０を介してキュー１０へ順に供給され、キュ
ーコントロール２０にて制御されながら例えば図２に示
すように命令が書き込まれる順にアドレス０からアドレ
ス７まで順番に命令が書き込まれる。尚、キュー１０に
書き込まれる命令のキューアドレスはライトポインタ
に、キュー１０から読み出される命令のキューアドレス
はリードポインタによって示されている。又、キューコ
ントロール２０には、後述する図３及び図４に示す構成
を有する回路が設けられており、キューコントロール２
０には外部割込信号ＮＭＩ、リセット信号ＱＦＬＵＳ
Ｈ、クロック信号ＣＫ、マシンサイクルＭＳ１、ＵＥＮ
ＭＩ信号及びアクセス領域表示信号ＰＤＢが供給され
る。そしてキューコントロール２０は最終的に内部割込
信号ＥＮＭＩを送出する。尚、上記外部割込信号ＮＭＩ
は、上述したように、アドレスを検出し割り込み要求命
令のアドレスを検出したときにマイクロプロセッサへ供
給される割込要求信号をいう。又、内部割込信号とは、
マイクロプロセッサのシーケンスコントロールに対して
ＮＭＩの処理を要求する信号をいう。
【００１２】上述したようにキューコントロール２０
は、図３及び図４に示す回路を有する。図３に示すよう
に、キューコントロール２０は、キュー１０に供給され
た命令が書き込まれるアドレスであるライトアドレスを
示すライトポインタを格納するライトカウンタ２１と、
キュー１０から読み出された命令のアドレスであるリー
ドアドレスを示すリードポインタを格納するリードカウ
ンタ２２と、ライトカウンタ２１の出力側に接続されラ
イトポインタをデコードしたものであるライトコントロ
ール信号として送出するデコーダ２３と、リードカウン
タ２２の出力側に接続されリードポインタをデコードし
たものでありリードコントロール信号として送出するデ
コーダ２４と、ライトカウンタ２１及びリードカウンタ
２２の出力側に接続されライトポインタ値とリードポイ
ンタ値との比較を行いこれらが同値であればＮＵＬＬ信
号を送出する第１コンパレータ２５と、ライトカウンタ
２１の出力側に接続され詳細後述の割込信号ＱＣＰＬＴ
Ｎにてライトポインタ値（ライトアドレスと記す場合も
ある）をラッチするラッチ回路２６と、ラッチ回路２６
の出力側及びリードカウンタ２２の出力側に接続されラ
ッチされたライトポインタ値とリードポインタ値（リー
ドアドレスと記す場合もある）との比較を行いこれらが
同値であれば割込信号ＱＰＦＥＮを送出する第２コンパ
レータ２７とを設けている。
は、図３及び図４に示す回路を有する。図３に示すよう
に、キューコントロール２０は、キュー１０に供給され
た命令が書き込まれるアドレスであるライトアドレスを
示すライトポインタを格納するライトカウンタ２１と、
キュー１０から読み出された命令のアドレスであるリー
ドアドレスを示すリードポインタを格納するリードカウ
ンタ２２と、ライトカウンタ２１の出力側に接続されラ
イトポインタをデコードしたものであるライトコントロ
ール信号として送出するデコーダ２３と、リードカウン
タ２２の出力側に接続されリードポインタをデコードし
たものでありリードコントロール信号として送出するデ
コーダ２４と、ライトカウンタ２１及びリードカウンタ
２２の出力側に接続されライトポインタ値とリードポイ
ンタ値との比較を行いこれらが同値であればＮＵＬＬ信
号を送出する第１コンパレータ２５と、ライトカウンタ
２１の出力側に接続され詳細後述の割込信号ＱＣＰＬＴ
Ｎにてライトポインタ値（ライトアドレスと記す場合も
ある）をラッチするラッチ回路２６と、ラッチ回路２６
の出力側及びリードカウンタ２２の出力側に接続されラ
ッチされたライトポインタ値とリードポインタ値（リー
ドアドレスと記す場合もある）との比較を行いこれらが
同値であれば割込信号ＱＰＦＥＮを送出する第２コンパ
レータ２７とを設けている。
【００１３】さらに、キューコントロール２０は図４に
示す割り込みコントロール回路５０を備えている。割り
込みコントロール回路５０は、主に第１なしい第４のフ
リップフロップ回路５２ないし５５及び種々の論理ゲー
トを備え、外部から供給される外部割込信号ＮＭＩ、リ
セット信号ＱＦＬＵＳＨ、クロック信号ＣＫ、マシンサ
イクル信号ＭＳ１、ＵＥＮＭＩ信号及びアクセス領域表
示信号ＰＤＢによって、上述したラッチ回路２６にてラ
イトカウンタ２１のカウント値をラッチさせるための割
込信号ＱＣＰＬＴＮを発生し、最終的に、内部への割込
信号である内部割込信号ＥＮＭＩを送出する。
示す割り込みコントロール回路５０を備えている。割り
込みコントロール回路５０は、主に第１なしい第４のフ
リップフロップ回路５２ないし５５及び種々の論理ゲー
トを備え、外部から供給される外部割込信号ＮＭＩ、リ
セット信号ＱＦＬＵＳＨ、クロック信号ＣＫ、マシンサ
イクル信号ＭＳ１、ＵＥＮＭＩ信号及びアクセス領域表
示信号ＰＤＢによって、上述したラッチ回路２６にてラ
イトカウンタ２１のカウント値をラッチさせるための割
込信号ＱＣＰＬＴＮを発生し、最終的に、内部への割込
信号である内部割込信号ＥＮＭＩを送出する。
【００１４】第１フリップフロップ回路５２のデータ出
力端子は第２フリップフロップ回路５３のデータ入力端
子に接続され、第１フリップフロップ回路５２にはＮＡ
ＮＤ回路５１を介して外部割込信号ＮＭＩが供給され第
１フリップフロップ回路５２はクロック信号に基づき所
定の出力信号を第２フリップフロップ回路５３へ送出す
る。又、第１フリップフロップ回路５２はリセット信号
ＱＦＬＵＳＨにてリセットされる。第２フリップフロッ
プ回路５３のデータ出力端子はＮＡＮＤ回路５６へ接続
され、ＮＡＮＤ回路５６は割込信号ＱＣＰＬＴＮを送出
する。このように割込信号ＱＣＰＬＴＮは、主に、外部
割込信号ＮＭＩ、クロック信号ＣＫ、リセット信号ＱＦ
ＬＵＳＨによって制御される。
力端子は第２フリップフロップ回路５３のデータ入力端
子に接続され、第１フリップフロップ回路５２にはＮＡ
ＮＤ回路５１を介して外部割込信号ＮＭＩが供給され第
１フリップフロップ回路５２はクロック信号に基づき所
定の出力信号を第２フリップフロップ回路５３へ送出す
る。又、第１フリップフロップ回路５２はリセット信号
ＱＦＬＵＳＨにてリセットされる。第２フリップフロッ
プ回路５３のデータ出力端子はＮＡＮＤ回路５６へ接続
され、ＮＡＮＤ回路５６は割込信号ＱＣＰＬＴＮを送出
する。このように割込信号ＱＣＰＬＴＮは、主に、外部
割込信号ＮＭＩ、クロック信号ＣＫ、リセット信号ＱＦ
ＬＵＳＨによって制御される。
【００１５】第３フリップフロップ回路５４のデータ入
力端子には外部割込信号ＮＭＩが供給され第３フリップ
フロップ回路５４はクロック信号に基づき所定の出力信
号をＮＡＮＤ回路５９を介してラッチ回路５７へ送出す
る。又、第４フリップフロップ回路５５のデータ入力端
子にはアクセス領域表示信号ＰＤＢが供給され第４フリ
ップフロップ回路５５はマシンサイクルＭＳ１をクロッ
クとして所定の出力信号をＮＡＮＤ回路５９を介してラ
ッチ回路５７へ送出する。尚、上記アクセス領域表示信
号ＰＤＢは、マイクロプロセッサの外部インタフェース
より発生する。ラッチ回路５７には、割込信号ＱＰＦＥ
Ｎが供給されるＮＡＮＤ回路５８が接続され、又、ＵＥ
ＮＭＩ信号が供給され、ラッチ回路５７はインバータ６
０を介して内部割込信号ＥＮＭＩを送出する。
力端子には外部割込信号ＮＭＩが供給され第３フリップ
フロップ回路５４はクロック信号に基づき所定の出力信
号をＮＡＮＤ回路５９を介してラッチ回路５７へ送出す
る。又、第４フリップフロップ回路５５のデータ入力端
子にはアクセス領域表示信号ＰＤＢが供給され第４フリ
ップフロップ回路５５はマシンサイクルＭＳ１をクロッ
クとして所定の出力信号をＮＡＮＤ回路５９を介してラ
ッチ回路５７へ送出する。尚、上記アクセス領域表示信
号ＰＤＢは、マイクロプロセッサの外部インタフェース
より発生する。ラッチ回路５７には、割込信号ＱＰＦＥ
Ｎが供給されるＮＡＮＤ回路５８が接続され、又、ＵＥ
ＮＭＩ信号が供給され、ラッチ回路５７はインバータ６
０を介して内部割込信号ＥＮＭＩを送出する。
【００１６】尚、図５に示すように、外部インタフェー
ス４０は、入力データをバスサイクルのクロック信号に
てラッチするフリップフロップ回路７０にて構成しても
よい。さらに、上述した構成ではアクセス領域表示信号
ＰＤＢは第４フリップフロップ回路５５の入力端子へ直
接供給したが、図５に示すように上記バスサイクルのク
ロック信号が供給されるフリップフロップ回路７０を設
け、該フリップフロップ回路７０の入力端子へアクセス
領域表示信号を供給するようにしてもよい。このような
フリップフロップ回路７０の出力端子は上記第４フリッ
プフロップ回路５５の入力端子に接続される。
ス４０は、入力データをバスサイクルのクロック信号に
てラッチするフリップフロップ回路７０にて構成しても
よい。さらに、上述した構成ではアクセス領域表示信号
ＰＤＢは第４フリップフロップ回路５５の入力端子へ直
接供給したが、図５に示すように上記バスサイクルのク
ロック信号が供給されるフリップフロップ回路７０を設
け、該フリップフロップ回路７０の入力端子へアクセス
領域表示信号を供給するようにしてもよい。このような
フリップフロップ回路７０の出力端子は上記第４フリッ
プフロップ回路５５の入力端子に接続される。
【００１７】このように構成される本実施例におけるマ
イクロプロセッサの動作を以下に説明する。図６の
（ｂ）に示すように外部回路から当該マイクロプロセッ
サへ供給されている外部割込信号ＮＭＩについて、クロ
ック信号ＣＫの立上りにてロー（Ｌ）が検出された場
合、ＮＡＮＤ回路５１、第１フリップフロップ回路５
２、第２フリップフロップ回路５３及びＮＡＮＤ回路５
６によって、図６の（ｃ）に示すように割込信号ＱＣＰ
ＬＴＮは、クロック信号ＣＫの次の立上りまでの間、Ｌ
レベルとなる。このような割込信号ＱＣＰＬＴＮは、図
３に示すラッチ回路２６へ送出され、ラッチ回路２６は
割込信号ＱＣＰＬＴＮのＬレベル出力によってライトカ
ウンタ２１のカウント値をラッチする。このようにラッ
チ回路２６は、外部割込信号ＮＭＩがＬレベルに変化し
た時点のライトポインタをラッチする。そして第２コン
パレータ２７は、ラッチ２６にてラッチされたライトポ
インタ値とリードカウンタ２２のリードポインタ値とを
比較し、その結果上記ライトポインタ値と上記リードポ
インタ値とが一致した場合、即ち、割込要求がある命令
のアドレス値とキュー１０からインストラクションレジ
スタ３０へ供給される命令のアドレス値とが一致してい
る場合には、図６の（ｄ）に示すようにハイ（Ｈ）レベ
ルの割込信号ＱＰＦＥＮを送出する。この割込信号ＱＰ
ＦＥＮは、割り込みコントロール回路５０のＮＡＮＤ回
路５８に供給される。
イクロプロセッサの動作を以下に説明する。図６の
（ｂ）に示すように外部回路から当該マイクロプロセッ
サへ供給されている外部割込信号ＮＭＩについて、クロ
ック信号ＣＫの立上りにてロー（Ｌ）が検出された場
合、ＮＡＮＤ回路５１、第１フリップフロップ回路５
２、第２フリップフロップ回路５３及びＮＡＮＤ回路５
６によって、図６の（ｃ）に示すように割込信号ＱＣＰ
ＬＴＮは、クロック信号ＣＫの次の立上りまでの間、Ｌ
レベルとなる。このような割込信号ＱＣＰＬＴＮは、図
３に示すラッチ回路２６へ送出され、ラッチ回路２６は
割込信号ＱＣＰＬＴＮのＬレベル出力によってライトカ
ウンタ２１のカウント値をラッチする。このようにラッ
チ回路２６は、外部割込信号ＮＭＩがＬレベルに変化し
た時点のライトポインタをラッチする。そして第２コン
パレータ２７は、ラッチ２６にてラッチされたライトポ
インタ値とリードカウンタ２２のリードポインタ値とを
比較し、その結果上記ライトポインタ値と上記リードポ
インタ値とが一致した場合、即ち、割込要求がある命令
のアドレス値とキュー１０からインストラクションレジ
スタ３０へ供給される命令のアドレス値とが一致してい
る場合には、図６の（ｄ）に示すようにハイ（Ｈ）レベ
ルの割込信号ＱＰＦＥＮを送出する。この割込信号ＱＰ
ＦＥＮは、割り込みコントロール回路５０のＮＡＮＤ回
路５８に供給される。
【００１８】又、第１フリップフロップ回路５２へ供給
されるリセット信号ＱＦＬＵＳＨは、分岐命令が実行さ
れるとＬレベルとなり、該第１フリップフロップ回路５
２の反転出力端子（Ｑバー）から送出する反転信号のフ
ィードバックにより外部割込信号ＮＭＩを維持している
第１フリップフロップ回路５２をリセットし、外部割込
信号ＮＭＩをキャンセルする。又、リセット信号ＱＦＬ
ＵＳＨは、ライトカウンタ２１とリードカウンタ２２と
をリセットし、キュー１０にプリフェッチされている命
令を初期化して全くプリフェッチしていない状態にする
（ＮＵＬＬにすると記す場合もある）。
されるリセット信号ＱＦＬＵＳＨは、分岐命令が実行さ
れるとＬレベルとなり、該第１フリップフロップ回路５
２の反転出力端子（Ｑバー）から送出する反転信号のフ
ィードバックにより外部割込信号ＮＭＩを維持している
第１フリップフロップ回路５２をリセットし、外部割込
信号ＮＭＩをキャンセルする。又、リセット信号ＱＦＬ
ＵＳＨは、ライトカウンタ２１とリードカウンタ２２と
をリセットし、キュー１０にプリフェッチされている命
令を初期化して全くプリフェッチしていない状態にする
（ＮＵＬＬにすると記す場合もある）。
【００１９】このように、本実施例のマイクロプロセッ
サは、外部から割り込み要求があった場合、割り込みコ
ントロール回路５０から送出する割込信号ＱＣＰＬＴＮ
によってラッチ回路２６にてライトカウンタ２１のカウ
ント値をラッチし、ラッチした値を第２コンパレータ２
７にてリードカウンタ２２のリードポインタ値と比較し
一致した場合のみ割り込み処理を実行するようにした。
サは、外部から割り込み要求があった場合、割り込みコ
ントロール回路５０から送出する割込信号ＱＣＰＬＴＮ
によってラッチ回路２６にてライトカウンタ２１のカウ
ント値をラッチし、ラッチした値を第２コンパレータ２
７にてリードカウンタ２２のリードポインタ値と比較し
一致した場合のみ割り込み処理を実行するようにした。
【００２０】又、第３フリップフロップ回路５４、アク
セス領域表示信号ＰＤＢが供給される第４フリップフロ
ップ回路５５及びＮＡＮＤ回路５９を設けることで、内
部への割込信号ＥＮＭＩは、上述した、割込信号ＱＣＰ
ＬＴＮ、割込信号ＱＰＦＥＮ、割込信号ＥＮＭＩをＬレ
ベルに戻すＵＥＮＭＩ信号によって制御され、アクセス
領域表示信号ＰＤＢによって割込の条件を変化させるこ
とができる。アクセス領域表示信号ＰＤＢは、マイクロ
プロセッサが現在実行中のサイクルがメモリのデータ領
域であるのか、プログラム領域であるのかを示し、図７
の（ｂ）に示すようにマシンサイクルＭＳ１の立上りに
て変化する。尚、アクセス領域表示信号ＰＤＢがＬレベ
ルのときマイクロプロセッサはデータ領域にアクセス
し、Ｈレベルのときにはプログラム領域にアクセスす
る。
セス領域表示信号ＰＤＢが供給される第４フリップフロ
ップ回路５５及びＮＡＮＤ回路５９を設けることで、内
部への割込信号ＥＮＭＩは、上述した、割込信号ＱＣＰ
ＬＴＮ、割込信号ＱＰＦＥＮ、割込信号ＥＮＭＩをＬレ
ベルに戻すＵＥＮＭＩ信号によって制御され、アクセス
領域表示信号ＰＤＢによって割込の条件を変化させるこ
とができる。アクセス領域表示信号ＰＤＢは、マイクロ
プロセッサが現在実行中のサイクルがメモリのデータ領
域であるのか、プログラム領域であるのかを示し、図７
の（ｂ）に示すようにマシンサイクルＭＳ１の立上りに
て変化する。尚、アクセス領域表示信号ＰＤＢがＬレベ
ルのときマイクロプロセッサはデータ領域にアクセス
し、Ｈレベルのときにはプログラム領域にアクセスす
る。
【００２１】よって、上述したようにＮＡＮＤ回路５８
にＨレベルの割込信号ＱＰＦＥＮが供給され、図６の
（ｅ）に示すようにクロック信号の立上りにてこのＨレ
ベルが検出されると、内部への割込信号ＥＮＭＩがＬか
らＨレベルへ変化し、内部への割り込みが発生する。
尚、内部割込信号ＥＮＭＩは、ＬレベルのＵＥＮＭＩ信
号がクロック信号の立上りにて検出されるとＨレベルか
らＬレベルへ戻る。
にＨレベルの割込信号ＱＰＦＥＮが供給され、図６の
（ｅ）に示すようにクロック信号の立上りにてこのＨレ
ベルが検出されると、内部への割込信号ＥＮＭＩがＬか
らＨレベルへ変化し、内部への割り込みが発生する。
尚、内部割込信号ＥＮＭＩは、ＬレベルのＵＥＮＭＩ信
号がクロック信号の立上りにて検出されるとＨレベルか
らＬレベルへ戻る。
【００２２】外部割込信号ＮＭＩはマイクロプロセッサ
外部の装置からアドレス等のマイクロプロセッサの状態
を検出して発生する。従ってこの場合図７の（ｃ）に示
すアドレスを検出して外部割込信号ＮＭＩのＬレベル
がマイクロプロセッサに入力される。このとき図４に示
すフリップフロップ回路５５は、マシンサイクルＭＳ１
の立上がりでアクセス領域表示信号ＰＤＢをラッチしＮ
ＡＮＤ回路５９により内部割込信号ＥＮＭＩの発生をフ
リップフロップ回路５４の出力データに対して許可す
る。つまりアクセス領域表示信号ＰＤＢがＬレベル、外
部割込信号ＮＭＩがＬレベルのとき、フリップフロップ
回路５４の出力Ｑバーは１、フリップフロップ回路５５
の出力Ｑバーは１となりＮＡＮＤ回路５９の出力は０と
なり、ラッチ回路５７の出力は０、内部割込信号ＥＮＭ
ＩはＨレベルとなりＥＮＭＩ信号が発生する。逆にアク
セス領域表示信号ＰＤＢがＨレベルのとき、ＮＡＮＤ回
路５９により外部割込信号ＮＭＩによる内部割込信号Ｅ
ＮＭＩの発生が禁止され、プリフェッチでの外部割込信
号ＮＭＩ検出、つまりＮＡＮＤ回路５８による内部割込
信号ＥＮＭＩ発生のみが有効となる。
外部の装置からアドレス等のマイクロプロセッサの状態
を検出して発生する。従ってこの場合図７の（ｃ）に示
すアドレスを検出して外部割込信号ＮＭＩのＬレベル
がマイクロプロセッサに入力される。このとき図４に示
すフリップフロップ回路５５は、マシンサイクルＭＳ１
の立上がりでアクセス領域表示信号ＰＤＢをラッチしＮ
ＡＮＤ回路５９により内部割込信号ＥＮＭＩの発生をフ
リップフロップ回路５４の出力データに対して許可す
る。つまりアクセス領域表示信号ＰＤＢがＬレベル、外
部割込信号ＮＭＩがＬレベルのとき、フリップフロップ
回路５４の出力Ｑバーは１、フリップフロップ回路５５
の出力Ｑバーは１となりＮＡＮＤ回路５９の出力は０と
なり、ラッチ回路５７の出力は０、内部割込信号ＥＮＭ
ＩはＨレベルとなりＥＮＭＩ信号が発生する。逆にアク
セス領域表示信号ＰＤＢがＨレベルのとき、ＮＡＮＤ回
路５９により外部割込信号ＮＭＩによる内部割込信号Ｅ
ＮＭＩの発生が禁止され、プリフェッチでの外部割込信
号ＮＭＩ検出、つまりＮＡＮＤ回路５８による内部割込
信号ＥＮＭＩ発生のみが有効となる。
【００２３】このように、第３フリップフロップ回路５
４、第４フリップフロップ回路５５及びＮＡＮＤ回路５
９を設けることで、図７の（ｅ），（ｆ）に示すよう
に、当該マイクロプロセッサがデータ領域を実行中の場
合、即ち、アクセス領域表示信号ＰＤＢがＬレベルの場
合には、内部割込信号ＥＮＭＩは、外部割込信号ＮＭＩ
がＬになるとＨレベルとなり、外部割込信号ＮＭＩによ
ってのみ決定される。
４、第４フリップフロップ回路５５及びＮＡＮＤ回路５
９を設けることで、図７の（ｅ），（ｆ）に示すよう
に、当該マイクロプロセッサがデータ領域を実行中の場
合、即ち、アクセス領域表示信号ＰＤＢがＬレベルの場
合には、内部割込信号ＥＮＭＩは、外部割込信号ＮＭＩ
がＬになるとＨレベルとなり、外部割込信号ＮＭＩによ
ってのみ決定される。
【００２４】このように、割り込みコントロール回路５
０に割り込み要求があった場合に割り込み処理を実行す
るための第３フリップフロップ回路５４及び第４フリッ
プフロップ回路５５等を設けたことで、マイクロプロセ
ッサが実行中のサイクルがメモリのデータ領域をアクセ
スしている状態のときには、キュー１０には関係がない
ため割り込み処理を実行することができる。
０に割り込み要求があった場合に割り込み処理を実行す
るための第３フリップフロップ回路５４及び第４フリッ
プフロップ回路５５等を設けたことで、マイクロプロセ
ッサが実行中のサイクルがメモリのデータ領域をアクセ
スしている状態のときには、キュー１０には関係がない
ため割り込み処理を実行することができる。
【００２５】又、図５に示すように構成することで、マ
イクロプロセッサに外部から供給された命令は、外部イ
ンタフェース４０にてバスサイクルのクロック信号でラ
ッチされて、キュー１０へ送出される。キュー１０で
は、供給された上記データが上記バスサイクルの次のク
ロック信号の立上りにてラッチされる。又、割り込みコ
ントロール回路４０へ供給されるアクセス領域表示信号
ＰＤＢは、上記データをラッチするバスサイクルのクロ
ック信号にてラッチされる。
イクロプロセッサに外部から供給された命令は、外部イ
ンタフェース４０にてバスサイクルのクロック信号でラ
ッチされて、キュー１０へ送出される。キュー１０で
は、供給された上記データが上記バスサイクルの次のク
ロック信号の立上りにてラッチされる。又、割り込みコ
ントロール回路４０へ供給されるアクセス領域表示信号
ＰＤＢは、上記データをラッチするバスサイクルのクロ
ック信号にてラッチされる。
【００２６】このように外部からキュー１０に供給され
る入力データを割り込みコントロール回路５０へ送出さ
れるアクセス領域表示信号ＰＤＢを同じバスサイクルの
クロック信号にてラッチし、キュー１０へ送出されるデ
ータを次のバスサイクルの立上りでラッチするようにし
たので、割り込み信号が１マシンサイクル遅れた場合で
も上述した割り込みコントロールを行うことができる。
る入力データを割り込みコントロール回路５０へ送出さ
れるアクセス領域表示信号ＰＤＢを同じバスサイクルの
クロック信号にてラッチし、キュー１０へ送出されるデ
ータを次のバスサイクルの立上りでラッチするようにし
たので、割り込み信号が１マシンサイクル遅れた場合で
も上述した割り込みコントロールを行うことができる。
【００２７】
【発明の効果】以上詳述したように本発明によれば、ラ
イトアドレス値とリードアドレス値とが一致した場合、
即ち記憶手段に命令が記憶されていない場合、即ち実際
にマイクロプロセッサにて実行されるべき命令のアドレ
スが供給された場合にのみ内部割込信号を送出するよう
にしたことから、割り込みを実行したい命令以後の命令
にて割り込みが実行されることはなく、プリフェッチの
影響を全く受けずに割り込み処理を実行することができ
る。
イトアドレス値とリードアドレス値とが一致した場合、
即ち記憶手段に命令が記憶されていない場合、即ち実際
にマイクロプロセッサにて実行されるべき命令のアドレ
スが供給された場合にのみ内部割込信号を送出するよう
にしたことから、割り込みを実行したい命令以後の命令
にて割り込みが実行されることはなく、プリフェッチの
影響を全く受けずに割り込み処理を実行することができ
る。
【００２８】又、アクセス領域表示信号送出手段を備え
たことで、上記リードアドレス値と上記ライトアドレス
値との一致、不一致にかかわらず、アクセス領域表示信
号に基づき内部割込信号を発生することができる。
たことで、上記リードアドレス値と上記ライトアドレス
値との一致、不一致にかかわらず、アクセス領域表示信
号に基づき内部割込信号を発生することができる。
【００２９】又、第２ラッチ手段及び第３ラッチ手段を
備えともに同じクロック信号にて動作させるようにした
ので、目的のサイクルにて内部割込信号が発生させるこ
とができる。
備えともに同じクロック信号にて動作させるようにした
ので、目的のサイクルにて内部割込信号が発生させるこ
とができる。
【図１】 本発明のマイクロプロセッサの一実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図２】 図１に示すキューへのデータの記憶状態を説
明するための図である。
明するための図である。
【図３】 図１に示すキューコントロールの構成を示す
ブロック図である。
ブロック図である。
【図４】 図１に示すキューコントロールに含まれる割
り込みコントロール回路の構成例を示すブロック図であ
る。
り込みコントロール回路の構成例を示すブロック図であ
る。
【図５】 図１に示すフリップフロップ回路の詳しい接
続関係を示す図である。
続関係を示す図である。
【図６】 図１に示すマイクロプロセッサの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図７】 図１に示すマイクロプロセッサの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図８】 従来のマイクロプロセッサにおける動作を示
すタイミングチャートである。
すタイミングチャートである。
１０…キュー、２０…キューコントロール、２１…ライ
トカウンタ、２２…リードカウンタ、２３，２４…デコ
ーダ、２５…第１コンパレータ、２６…ラッチ回路、２
７…第２コンパレータ、３０…インストラクションレジ
スタ、４０…外部インタフェース、５０…割り込みコン
トロール回路、５２…第１フリップフロップ回路、５３
…第２フリップフロップ回路、５４…第３フリップフロ
ップ回路、５５…第４フリップフロップ回路。
トカウンタ、２２…リードカウンタ、２３，２４…デコ
ーダ、２５…第１コンパレータ、２６…ラッチ回路、２
７…第２コンパレータ、３０…インストラクションレジ
スタ、４０…外部インタフェース、５０…割り込みコン
トロール回路、５２…第１フリップフロップ回路、５３
…第２フリップフロップ回路、５４…第３フリップフロ
ップ回路、５５…第４フリップフロップ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 和彦 東京都大田区中馬込１丁目３番６号 株式 会社リコー内
Claims (3)
- 【請求項１】 命令のプリフェッチ機能を有するマイク
ロプロセッサであって、外部インタフェースを介して供
給された命令が書き込まれる第１記憶手段のアドレス値
であるライトアドレス値を外部からマイクロプロセッサ
へ供給される割込信号にてラッチする第１ラッチ手段
と、 上記第１記憶手段から読み出される命令を記憶している
アドレス値であるリードアドレス値が供給され、該リー
ドアドレス値と上記第１ラッチ手段から供給される上記
ライトアドレス値とを比較し上記リードアドレス値と上
記ライトアドレス値とが一致する場合にのみ内部割込信
号を送出する内部割込信号送出手段と、を備えたことを
特徴とするマイクロプロセッサ。 - 【請求項２】 マイクロプロセッサにて実行中のサイク
ルが外部装置のデータ領域もしくはプログラム領域のい
ずれにアクセスしているかを示すアクセス領域表示信号
が供給され所定の出力信号を上記内部割込信号送出手段
へ送出するアクセス領域表示信号送出手段を備え、上記
内部割込信号送出手段は上記リードアドレス値と上記ラ
イトアドレス値との一致、不一致にかかわらず上記出力
信号の供給に基づき上記内部割込信号を送出する、請求
項１記載のマイクロプロセッサ。 - 【請求項３】 上記外部インタフェースは入力データを
該外部インタフェースに供給されるクロック信号に基づ
きラッチしラッチした入力データを上記第１記憶手段へ
送出する第２ラッチ手段を備え、 外部からアクセス領域表示信号が供給され上記クロック
信号に基づき上記アクセス領域表示信号を上記アクセス
領域表示信号送出手段へ送出する第３ラッチ手段を備
え、該第３ラッチ手段の出力信号のみが上記アクセス領
域表示信号送出手段へ送出される請求項２記載のマイク
ロプロセッサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327348A JPH07182170A (ja) | 1993-12-24 | 1993-12-24 | マイクロプロセッサ |
| US08/933,579 US5938758A (en) | 1993-12-24 | 1997-09-19 | Microprocessor having function of prefetching instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327348A JPH07182170A (ja) | 1993-12-24 | 1993-12-24 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182170A true JPH07182170A (ja) | 1995-07-21 |
Family
ID=18198140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327348A Pending JPH07182170A (ja) | 1993-12-24 | 1993-12-24 | マイクロプロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5938758A (ja) |
| JP (1) | JPH07182170A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6473818B1 (en) * | 1998-09-09 | 2002-10-29 | Advanced Micro Devices, Inc. | Apparatus and method in a network interface device for asynchronously generating SRAM full and empty flags using coded read and write pointer values |
| US6746886B2 (en) * | 2001-03-19 | 2004-06-08 | Texas Instruments Incorporated | MEMS device with controlled gas space chemistry |
| JP2003190367A (ja) * | 2001-12-21 | 2003-07-08 | Konami Co Ltd | 虚像、実映像重畳表示装置及び映像表示制御方法、ならびに映像表示制御用プログラム |
| JP4146654B2 (ja) * | 2002-02-28 | 2008-09-10 | 株式会社リコー | 画像処理回路、複合画像処理回路、および、画像形成装置 |
| JP3976089B2 (ja) * | 2002-08-09 | 2007-09-12 | 株式会社リコー | 半導体集積回路装置及びその製造方法 |
| JP2006503361A (ja) * | 2002-10-15 | 2006-01-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | データ処理装置及びデータ処理装置内の少なくとも２つの処理手段を同期させる方法 |
| JP4296051B2 (ja) * | 2003-07-23 | 2009-07-15 | 株式会社リコー | 半導体集積回路装置 |
| JP4913685B2 (ja) * | 2007-07-04 | 2012-04-11 | 株式会社リコー | Ｓｉｍｄ型マイクロプロセッサおよびｓｉｍｄ型マイクロプロセッサの制御方法 |
| WO2016068981A1 (en) * | 2014-10-31 | 2016-05-06 | Hewlett Packard Enterprise Development Lp | Systems and methods for restricting write access to non-volatile memory |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4298927A (en) * | 1978-10-23 | 1981-11-03 | International Business Machines Corporation | Computer instruction prefetch circuit |
| JPS5927935B2 (ja) * | 1980-02-29 | 1984-07-09 | 株式会社日立製作所 | 情報処理装置 |
| JPS619734A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | プロセツサ制御方式 |
| US4692893A (en) * | 1984-12-24 | 1987-09-08 | International Business Machines Corp. | Buffer system using parity checking of address counter bit for detection of read/write failures |
| KR970005453B1 (ko) * | 1987-12-25 | 1997-04-16 | 가부시기가이샤 히다찌세이사꾸쇼 | 고속처리에 적합한 데이타 처리장치 |
| EP0425550B1 (en) * | 1988-06-30 | 1995-01-04 | Wang Laboratories, Inc. | Memory control unit |
| US5287483A (en) * | 1988-07-06 | 1994-02-15 | Kabushiki Kaisha Toshiba | Prefetched operand storing system for an information processor |
| EP0574598A1 (de) * | 1992-06-13 | 1993-12-22 | International Business Machines Corporation | Datenpufferspeicher |
| US5682554A (en) * | 1993-01-15 | 1997-10-28 | Silicon Graphics, Inc. | Apparatus and method for handling data transfer between a general purpose computer and a cooperating processor |
| EP0795820B1 (en) * | 1993-01-21 | 2000-03-01 | Advanced Micro Devices Inc. | Combined prefetch buffer and instructions cache memory system and method for providing instructions to a central processing unit utilizing said system. |
| US5406554A (en) * | 1993-10-05 | 1995-04-11 | Music Semiconductors, Corp. | Synchronous FIFO having an alterable buffer store |
-
1993
- 1993-12-24 JP JP5327348A patent/JPH07182170A/ja active Pending
-
1997
- 1997-09-19 US US08/933,579 patent/US5938758A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5938758A (en) | 1999-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03206523A (ja) | デジタルコンピユータにおいてデータをメモリ内のスタツク上にプツシユする方法およびパイプラインされる命令とメモリを有するデジタルコンピユータにおいてスタツクオペレーシヨンを実行する回路 | |
| JP3553946B2 (ja) | データ処理命令の実行 | |
| US4847748A (en) | Virtual memory arrangement data processing system with decoding and execution of prefetched instructions in parallel | |
| US4747045A (en) | Information processing apparatus having an instruction prefetch circuit | |
| JPH07182170A (ja) | マイクロプロセッサ | |
| US5598574A (en) | Vector processing device | |
| JP2011065503A (ja) | キャッシュメモリシステム及びキャッシュメモリのｗａｙ予測の制御方法 | |
| EP0223150B1 (en) | Information processing apparatus | |
| US5051890A (en) | Program/data memory employed in microcomputer system | |
| US5012410A (en) | Data processor with instruction cache memory | |
| IE61306B1 (en) | Method and device to execute two instruction sequences in an order determined in advance | |
| KR100321745B1 (ko) | 외부메모리액세스를위한마이크로컨트롤러유닛 | |
| US6535943B1 (en) | Information processing device enabling floating interrupt to be pending and a method executing an interrupt condition change instruction | |
| EP0462622B1 (en) | Microprocessor capable of ensuring flexible recovery time for I/O device | |
| KR920001102B1 (ko) | 정보 처리 장치 | |
| US5109516A (en) | Sequence controller for controlling next operating state with a short sequence | |
| JP4516289B2 (ja) | シーケンシャルメモリの読出しデバイスとその方法 | |
| JP3169878B2 (ja) | メモリ制御回路 | |
| US5524221A (en) | Next instruction pointer calculation system for a microcomputer | |
| JP2883335B2 (ja) | 情報処理装置 | |
| JP2859048B2 (ja) | マイクロコンピュータ | |
| JP2000029508A (ja) | プログラマブルコントローラ | |
| JPH0683986A (ja) | シングルチップ・マイクロコンピュータ | |
| JPH0764856A (ja) | メモリアクセス制御回路 | |
| JPS6125168B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |