JPS619734A - プロセツサ制御方式 - Google Patents
プロセツサ制御方式Info
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- JPS619734A JPS619734A JP59131476A JP13147684A JPS619734A JP S619734 A JPS619734 A JP S619734A JP 59131476 A JP59131476 A JP 59131476A JP 13147684 A JP13147684 A JP 13147684A JP S619734 A JPS619734 A JP S619734A
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- Japan
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- instruction
- cpu
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- queue
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は命令先取り機能を有する情報処理装置に関し、
特；ニブログラムの実行シーケンスを制御する方式に関
する。
特；ニブログラムの実行シーケンスを制御する方式に関
する。
情報処理装置、例えばマイクロプロセッサを用いたソフ
トウェアの開発に必要とされるソフトウェアのデバッグ
の１つの方法として、所定のアドレスに格納されている
命令の実行の直後にプログラム全体の流れを中断し、情
報処理装置の中核をなす中央処理装置（以下、ＣＰＵと
称す）内の各部の状態を観察する方法があり、この方法
によりソフトウェアのデバッグを効率的に行うことがで
きる。この場合、プログラム全体の流れを中断すること
をブレークと呼び、ブレークするアドレスをブレーク・
ポイントと呼ぶ。
トウェアの開発に必要とされるソフトウェアのデバッグ
の１つの方法として、所定のアドレスに格納されている
命令の実行の直後にプログラム全体の流れを中断し、情
報処理装置の中核をなす中央処理装置（以下、ＣＰＵと
称す）内の各部の状態を観察する方法があり、この方法
によりソフトウェアのデバッグを効率的に行うことがで
きる。この場合、プログラム全体の流れを中断すること
をブレークと呼び、ブレークするアドレスをブレーク・
ポイントと呼ぶ。
従来のマイクロプロセッサ（二おいては、第１図に示す
ように、ＣＰＵは１命令の実行を終えると次の１命令を
外部メモリからフェッチして実行し、必要に応じて結果
を外部メモリやＩ１０ポートに書き出すという動作を繰
返している。このように、従来のＣＰＵは、命令やオペ
ランドをフェッチしている期間と命令の実行結果を書出
している期間は外部パスを専有しているが、命令を解読
し実行している期間は外部パスを専有しておらず、外部
パスは空き状態になっている。
ように、ＣＰＵは１命令の実行を終えると次の１命令を
外部メモリからフェッチして実行し、必要に応じて結果
を外部メモリやＩ１０ポートに書き出すという動作を繰
返している。このように、従来のＣＰＵは、命令やオペ
ランドをフェッチしている期間と命令の実行結果を書出
している期間は外部パスを専有しているが、命令を解読
し実行している期間は外部パスを専有しておらず、外部
パスは空き状態になっている。
第２図はこのような従来のＣＰＵを用いて前述のデバッ
グ方法を実現する場合のマイクロプロセッサの要部ブロ
ック図である。レジスタ５に予めブレーク・ポイントを
格納しておく。フェッチ動作においてはＣＰＵ１がメモ
リ２に対しアドレスパス６全通じてアドレスを発行する
と、メモリ２はこのアドレスに格納されていたデータな
データバス４上に出力する。このフェッチ動作と並行し
て比較器６においては、データ信号路７上のレジスタ５
（二予め格納されているブレーク・ポイントとアドレス
バス６上（＝出力された前記アドレスが比較され、比較
結果が信号路８を通って逐次ｃｐＵ１に帰還されている
。ＣＰＵ１は信号路８からの人力信号が変化するまで一
連の命令を順次実行し、レジスタ５の内容とアドレスバ
ス６上も＝出力された前記アドレスとが一致すると比較
器６の出力信号が変化して、ＣＰＵ１は比較器６の前記
信号を人力した時点で実行中であった命令の実行終了直
後にプログラム全体の実行を中断する。
グ方法を実現する場合のマイクロプロセッサの要部ブロ
ック図である。レジスタ５に予めブレーク・ポイントを
格納しておく。フェッチ動作においてはＣＰＵ１がメモ
リ２に対しアドレスパス６全通じてアドレスを発行する
と、メモリ２はこのアドレスに格納されていたデータな
データバス４上に出力する。このフェッチ動作と並行し
て比較器６においては、データ信号路７上のレジスタ５
（二予め格納されているブレーク・ポイントとアドレス
バス６上（＝出力された前記アドレスが比較され、比較
結果が信号路８を通って逐次ｃｐＵ１に帰還されている
。ＣＰＵ１は信号路８からの人力信号が変化するまで一
連の命令を順次実行し、レジスタ５の内容とアドレスバ
ス６上も＝出力された前記アドレスとが一致すると比較
器６の出力信号が変化して、ＣＰＵ１は比較器６の前記
信号を人力した時点で実行中であった命令の実行終了直
後にプログラム全体の実行を中断する。
ところで、情報処理装置の性能を同上させることを考え
た場合、従来のこのようなＣＰＵを用いていたのでは著
しい性能の向上は望めない。ＣＰＵの性能を向上させる
方法の１つとして、次に実行する命令は現在実行中の命
令の次の命令である確率が非常に高いというノイマン型
の情報処理装置の特徴を利用した命令先取り方式がある
。この命令先取り方式を実現するため（＝はＣＰＵの内
部に、命令を解読して実行する部分（以下、命令実行部
と称する）と外部メモリからの命令をフェッチし、外部
メモリまたはＩ／Ｑなどに結果を出力する部分（以下、
パスインターフェース部と称する）が少なくとも必要で
ある。そして、このパスインターフェース部内には、外
部メモリからフェッチした命令を複数個記憶するための
Ｆ Ｉ Ｆ Ｏ（Ｆｉｒ＋＋ｔ−Ｉｎ −Ｆｔｒｓｔ
−Ｏｕｔ ）構造の複数個のレジスタ群（以下、命令キ
ューと称する）が必要となる。
た場合、従来のこのようなＣＰＵを用いていたのでは著
しい性能の向上は望めない。ＣＰＵの性能を向上させる
方法の１つとして、次に実行する命令は現在実行中の命
令の次の命令である確率が非常に高いというノイマン型
の情報処理装置の特徴を利用した命令先取り方式がある
。この命令先取り方式を実現するため（＝はＣＰＵの内
部に、命令を解読して実行する部分（以下、命令実行部
と称する）と外部メモリからの命令をフェッチし、外部
メモリまたはＩ／Ｑなどに結果を出力する部分（以下、
パスインターフェース部と称する）が少なくとも必要で
ある。そして、このパスインターフェース部内には、外
部メモリからフェッチした命令を複数個記憶するための
Ｆ Ｉ Ｆ Ｏ（Ｆｉｒ＋＋ｔ−Ｉｎ −Ｆｔｒｓｔ
−Ｏｕｔ ）構造の複数個のレジスタ群（以下、命令キ
ューと称する）が必要となる。
第６図はこのような構成を有する命令先取り方式のＣＰ
Ｕの従来例を示すブロック図である。ＣＰＵ１０は命令
実行部１６と、レジスタＡ、Ｂ。
Ｕの従来例を示すブロック図である。ＣＰＵ１０は命令
実行部１６と、レジスタＡ、Ｂ。
Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、Ｉ（の８つのレジスタから構成さ
れ、書込み、読出しともこの順序に行なわれる命令キュ
ー１４、命令キュー制御部１５、命令キュー制御部１５
から出力される命令キュー１４の人出力を制御する制御
信号を命令キュー１４（＝送る制御信号路１６からなる
インターフェース部１２と命令キュー１４の内容を命令
実行部１６へ転送するためのデータ信号路１７、命令実
行部１６が命令キュー制御部１５１；対して命令キュー
１４の内容を出力するよう要求する信号を出力する制御
信号路１８からなる。外部データバス１１のデータ幅は
フェッチ動作時の効率を上げるために最小の命令コード
のデータ幅の２倍である。
れ、書込み、読出しともこの順序に行なわれる命令キュ
ー１４、命令キュー制御部１５、命令キュー制御部１５
から出力される命令キュー１４の人出力を制御する制御
信号を命令キュー１４（＝送る制御信号路１６からなる
インターフェース部１２と命令キュー１４の内容を命令
実行部１６へ転送するためのデータ信号路１７、命令実
行部１６が命令キュー制御部１５１；対して命令キュー
１４の内容を出力するよう要求する信号を出力する制御
信号路１８からなる。外部データバス１１のデータ幅は
フェッチ動作時の効率を上げるために最小の命令コード
のデータ幅の２倍である。
第４図は、第６図のＣＰＵ１０について命令実行部１６
とパスインターフェース部１２およびデータバス１１と
命令キュー１４の状態の１例を示すタイムチャートで、
このタイムチャートを参照しながらＣＰＵ１０の動作を
説明する。
とパスインターフェース部１２およびデータバス１１と
命令キュー１４の状態の１例を示すタイムチャートで、
このタイムチャートを参照しながらＣＰＵ１０の動作を
説明する。
今、命令キュー１４のレジスタＡとレジスタＢ（二すで
に命令Ａのコードが格納されており、命令実行部１６は
命令Ｘを実行中と仮定する。命令キュー１４（二はまだ
空きがあるためにＣＰＵ１０はフェッチを行う。不図示
のメモリはこのフェッチ動作でＣ’ＰＵＩ Ｏから出力
されたアドレスに対応した命令ＢのオペコードＢＱデー
タバス１１の■を通して、前記アドレス＋１に対応した
命令ＢのアドレスフィールドＢをデータバス１１の■を
通してそれぞれ出力する。命令キュー制御部１５は制御
信号路１６を通して命令キュー１４にデータバス１１上
の論令を格納することを指示する制御信号を送る。この
制御信号により命令キュー１４はデータバス１１のＩに
送られてきているオペコードＢをレジスタＣに、データ
バス１１の■（二送られてきているアドレスフィールド
ＢをレジスタＤ（：それぞれ格納する。このフェッチ動
作が終了した時点での命令キュー１４の状態を示したの
が第４図の１４ｓである。一方、命令実行部１６は前記
命令Ｘの実行が終了すると、制御信号路１８を通して命
令キュー制御部１５に命令キュー１４の内容を出力する
ことを要求する制御信号を出す。
に命令Ａのコードが格納されており、命令実行部１６は
命令Ｘを実行中と仮定する。命令キュー１４（二はまだ
空きがあるためにＣＰＵ１０はフェッチを行う。不図示
のメモリはこのフェッチ動作でＣ’ＰＵＩ Ｏから出力
されたアドレスに対応した命令ＢのオペコードＢＱデー
タバス１１の■を通して、前記アドレス＋１に対応した
命令ＢのアドレスフィールドＢをデータバス１１の■を
通してそれぞれ出力する。命令キュー制御部１５は制御
信号路１６を通して命令キュー１４にデータバス１１上
の論令を格納することを指示する制御信号を送る。この
制御信号により命令キュー１４はデータバス１１のＩに
送られてきているオペコードＢをレジスタＣに、データ
バス１１の■（二送られてきているアドレスフィールド
ＢをレジスタＤ（：それぞれ格納する。このフェッチ動
作が終了した時点での命令キュー１４の状態を示したの
が第４図の１４ｓである。一方、命令実行部１６は前記
命令Ｘの実行が終了すると、制御信号路１８を通して命
令キュー制御部１５に命令キュー１４の内容を出力する
ことを要求する制御信号を出す。
命令キュー制御部１５は命令実行部１６からの制御化号
により制御信号路１６を通して命令キュー１４にレジス
タ人に格納されているオペコードＡをデータ信号路１７
を通して命令実行部１６（二出力するよう指示する信号
を出力する。命令実行部１６はオペコード人をうけとっ
た後、命令Ａの残りの部分であるアドレスフィールドＡ
をうけとるために、制御信号路１８を通して命令キュー
制御部１５（＝命令キュー１４の内容を出力することを
要求する信号を出力する。次に、命令実行部１，６は前
述のようにアドレスフィールドＡをうけとり命令Ａを実
行する。以下、命令実行部１３は命令Ｂ、Ｃと実行し、
命令キュー１４内のレジスタＡ〜Ｇの内容は１４２．１
４３と変化する。
により制御信号路１６を通して命令キュー１４にレジス
タ人に格納されているオペコードＡをデータ信号路１７
を通して命令実行部１６（二出力するよう指示する信号
を出力する。命令実行部１６はオペコード人をうけとっ
た後、命令Ａの残りの部分であるアドレスフィールドＡ
をうけとるために、制御信号路１８を通して命令キュー
制御部１５（＝命令キュー１４の内容を出力することを
要求する信号を出力する。次に、命令実行部１，６は前
述のようにアドレスフィールドＡをうけとり命令Ａを実
行する。以下、命令実行部１３は命令Ｂ、Ｃと実行し、
命令キュー１４内のレジスタＡ〜Ｇの内容は１４２．１
４３と変化する。
このように命令先取り方式のＣＰＵＩ Ｏは、命令キュ
ー１４（二空きがあり、かつ外部のデータバス１１が空
いているときに命令フェッチ動作を行って命令を命令キ
ュー１４（二格納してゆく。そして命令キュー１４から
逐次、命令をとり出して実行をしてゆく。ここで注意す
べき点は、ＣＰＵ１０はバスインターフェース部１２と
命令実行部１６が互いに独立しているために命令フェッ
チ動作で出力するアドレスと現在実行中の命令のメモリ
上でのアドレスとが一致しないということである。
ー１４（二空きがあり、かつ外部のデータバス１１が空
いているときに命令フェッチ動作を行って命令を命令キ
ュー１４（二格納してゆく。そして命令キュー１４から
逐次、命令をとり出して実行をしてゆく。ここで注意す
べき点は、ＣＰＵ１０はバスインターフェース部１２と
命令実行部１６が互いに独立しているために命令フェッ
チ動作で出力するアドレスと現在実行中の命令のメモリ
上でのアドレスとが一致しないということである。
次に、命令先取り方式のＣＰＵ１０を用いた情報処理装
置に対して所定のブレークポイントにてプログラムの実
行を中断させることを考えてみる。
置に対して所定のブレークポイントにてプログラムの実
行を中断させることを考えてみる。
第２図１＝示した従来のＣＰＵに対して実現されている
方式においてＣＰＵ１を前記ＣＰＵＩ Ｏとおきかえて
ブレークを行うものとする。ＣＰＵ１０はフェッチ動作
を行うため；ニアドレスノ（ス３にアドレスを出力する
。比較器６はＣＰＵ１０が制御信号路８な通して出力す
るフェッチ動作を示す信号によりレジスタ５に格納され
ているブレークポイントと前記アドレスとを比較する。
方式においてＣＰＵ１を前記ＣＰＵＩ Ｏとおきかえて
ブレークを行うものとする。ＣＰＵ１０はフェッチ動作
を行うため；ニアドレスノ（ス３にアドレスを出力する
。比較器６はＣＰＵ１０が制御信号路８な通して出力す
るフェッチ動作を示す信号によりレジスタ５に格納され
ているブレークポイントと前記アドレスとを比較する。
今、前記ブレークポイントと前記アドレスが一致したと
すると、比較器６はデータ信号路９を通して前記ブレー
クポイントと前記アドレスが一致したことを示す信号な
ＣＰＵ１０に出力する。ＣＰＵ１０はこの信号をうけと
ると現在実行中の命令終了直後、プログラムの実行を中
断する。しかし前述したように、現在実行中の命令とい
うのは複数回前のフェッチ動作（二よってフェッチされ
た命令であり、前記ブレークポイントより前のアドレス
に格納されていたものである。
すると、比較器６はデータ信号路９を通して前記ブレー
クポイントと前記アドレスが一致したことを示す信号な
ＣＰＵ１０に出力する。ＣＰＵ１０はこの信号をうけと
ると現在実行中の命令終了直後、プログラムの実行を中
断する。しかし前述したように、現在実行中の命令とい
うのは複数回前のフェッチ動作（二よってフェッチされ
た命令であり、前記ブレークポイントより前のアドレス
に格納されていたものである。
以上のように、命令先取り方式のｃｐＵｌ ０に従来の
デバッグ方式を適用してブレークを行うとブレークポイ
ントより前のアドレスでプログラムの実行が中断してし
まうという問題が生じてしまう。
デバッグ方式を適用してブレークを行うとブレークポイ
ントより前のアドレスでプログラムの実行が中断してし
まうという問題が生じてしまう。
したがって、本発明の目的は、命令先取り方式のＣＰＵ
１二対し、所定のブレークポイントにてＣＰｔＪの命令
の実行シーケンスを確実に中断させるプロセッサ制御方
式な提供することにある。
１二対し、所定のブレークポイントにてＣＰｔＪの命令
の実行シーケンスを確実に中断させるプロセッサ制御方
式な提供することにある。
本発明は、−回に複数個の命令コードを先取りするＣＰ
Ｕｆ＝おいて、外部から入力される制御信号を前記ＣＰ
Ｕの実行シーケンスを制御する、前記命令コードの各々
に対応する制御情報に変換する変換手段と、前記各命令
コードと対応する前記制御情報の組を格納するレジスタ
の複数本によって構成されるレジスタ群と、前記命令コ
ードと前記制御情報を前記レジスタ群に格納し、ＦＩＦ
Ｏ方式で、かつ一組ずつ出力させる制御手段を設け、前
記レジスタ群からＦＩＦＯ動作によって出力される前記
制御情報により前記ＣＰＵの実行シーケンスを制御する
ことを特徴とする。
Ｕｆ＝おいて、外部から入力される制御信号を前記ＣＰ
Ｕの実行シーケンスを制御する、前記命令コードの各々
に対応する制御情報に変換する変換手段と、前記各命令
コードと対応する前記制御情報の組を格納するレジスタ
の複数本によって構成されるレジスタ群と、前記命令コ
ードと前記制御情報を前記レジスタ群に格納し、ＦＩＦ
Ｏ方式で、かつ一組ずつ出力させる制御手段を設け、前
記レジスタ群からＦＩＦＯ動作によって出力される前記
制御情報により前記ＣＰＵの実行シーケンスを制御する
ことを特徴とする。
以下、図面を参照しながら本発明の詳細な説明する。第
５図は本発明のプロセッサ制御方式をからなる、命令先
取り方式のＣＰＵ２０は、命令キュー制御部２４、デー
タ幅が最小である命令と同じデータ幅のＱＯ，Ｑｌ、
Ｑ２． Ｑ３． Ｑ４． Ｑ５゜Ｑ６．Ｑ７の
８つのレジスタで構成され、命令の書き込みと読み出し
はともにレジスタ”＋ Ｑｌ、 Ｑ２゜Ｑ３． Ｑ４
＋ Ｑｓ、 Ｑｌ３． Ｑ７の順に行われる〜命令キュ
ー２５、命令キュー２５のレジスタＱｏ、Ｑ１゜°°°
°°・、 Ｑ７にそれぞれ対応している８個のピッ）Ｔ
ｏ。
５図は本発明のプロセッサ制御方式をからなる、命令先
取り方式のＣＰＵ２０は、命令キュー制御部２４、デー
タ幅が最小である命令と同じデータ幅のＱＯ，Ｑｌ、
Ｑ２． Ｑ３． Ｑ４． Ｑ５゜Ｑ６．Ｑ７の
８つのレジスタで構成され、命令の書き込みと読み出し
はともにレジスタ”＋ Ｑｌ、 Ｑ２゜Ｑ３． Ｑ４
＋ Ｑｓ、 Ｑｌ３． Ｑ７の順に行われる〜命令キュ
ー２５、命令キュー２５のレジスタＱｏ、Ｑ１゜°°°
°°・、 Ｑ７にそれぞれ対応している８個のピッ）Ｔ
ｏ。
ＴＩ、 Ｔ２． Ｔ３． Ｔ４． Ｔ５． Ｔ６．
Ｔ７で構成されているブレークポイント検出用ビット群
２６、命令キュー制御部２４から出力される外部データ
バス（データ幅が最小である２倍のデータ幅を有する）
２１上のデータを命令キュー２５内のレジスタＱＯ。
Ｔ７で構成されているブレークポイント検出用ビット群
２６、命令キュー制御部２４から出力される外部データ
バス（データ幅が最小である２倍のデータ幅を有する）
２１上のデータを命令キュー２５内のレジスタＱＯ。
Ｑｌ、・・・・・・、 Ｑ７に格納することな指示する
信号を命令キュー２５に送るための制御信号路２７、命
令キュー制御部２４から出力される命令キュー２５−内
のレジスタＱＯ，Ｑｌ、・・・・・・、 Ｑ７の内容を
命令実行部２６へ送ることを指示する信号を命令キュー
２５に送るための制御信号路２８、外部からのコード化
された制御情報をＣＰＵ２０に入力するためのデータ信
号路２９． ６０、データ信号路２９．３０（二よって
入力された制御情報をデコードしてブレークポイント検
出用ビット群２６（二書き込む制御情報デコーダ６１か
らなるインターフェース測勾部２２と、外部からの割込
み要求（二対してＣＰＵ２０の内部を割込み処理が行え
るような状態にして、実行中であったプログラムを所定
の割込み処理プログラムへ分枝させる割込処理部６２、
命令キュー２５から送られてくる命令を解読する命令デ
コーダ６６、命令キュー２５から出力される命令を命令
デコーダ６６へ送るためのデータ信号路６４、外部から
の割込み要求を示す信号を入力するためのデータ信号路
６５、ブレークポイント検出用ビット群２６から出力さ
れる制御情報を送るためのデータ信号路６６、制御情報
デコーダ６１から出力される割込み要求を示す信号を送
るためのデータ信号路６７、データ信号路６５． ６６
゜６７を通して送られてくる信号の論理和なとった結果
を割込み処理部６２へ送るためのデータ信号路３８、命
令実行部２３が出力する、命令キュー２５の内容を出力
するよう要求する信号を命令キュー制御部２４へ送るた
めの制御信号路６９からなる。
信号を命令キュー２５に送るための制御信号路２７、命
令キュー制御部２４から出力される命令キュー２５−内
のレジスタＱＯ，Ｑｌ、・・・・・・、 Ｑ７の内容を
命令実行部２６へ送ることを指示する信号を命令キュー
２５に送るための制御信号路２８、外部からのコード化
された制御情報をＣＰＵ２０に入力するためのデータ信
号路２９． ６０、データ信号路２９．３０（二よって
入力された制御情報をデコードしてブレークポイント検
出用ビット群２６（二書き込む制御情報デコーダ６１か
らなるインターフェース測勾部２２と、外部からの割込
み要求（二対してＣＰＵ２０の内部を割込み処理が行え
るような状態にして、実行中であったプログラムを所定
の割込み処理プログラムへ分枝させる割込処理部６２、
命令キュー２５から送られてくる命令を解読する命令デ
コーダ６６、命令キュー２５から出力される命令を命令
デコーダ６６へ送るためのデータ信号路６４、外部から
の割込み要求を示す信号を入力するためのデータ信号路
６５、ブレークポイント検出用ビット群２６から出力さ
れる制御情報を送るためのデータ信号路６６、制御情報
デコーダ６１から出力される割込み要求を示す信号を送
るためのデータ信号路６７、データ信号路６５． ６６
゜６７を通して送られてくる信号の論理和なとった結果
を割込み処理部６２へ送るためのデータ信号路３８、命
令実行部２３が出力する、命令キュー２５の内容を出力
するよう要求する信号を命令キュー制御部２４へ送るた
めの制御信号路６９からなる。
第６図は第５図の制御情報デコーダ３１の具体的回路例
である。信号線ａは第５図のデータ信号路２９に、信号
線すは第５図のデータ信号路６゜に、信号線Ｃは第５図
のデータ信号路６７にそれぞれ対応している。また、信
号線ｄを通して出力されるデコード結果は、ブレークポ
イント検出用ビットＴｘ、 Ｔ３． Ｔ５． Ｔ
７のいずれかのビットに格納され、信号線ｅを通して出
力されるデコード結果は、ブレークポイント検出用ビン
） ＴＯ，Ｔ２゜Ｔ４．Ｔ６のいずれかに格納される。
である。信号線ａは第５図のデータ信号路２９に、信号
線すは第５図のデータ信号路６゜に、信号線Ｃは第５図
のデータ信号路６７にそれぞれ対応している。また、信
号線ｄを通して出力されるデコード結果は、ブレークポ
イント検出用ビットＴｘ、 Ｔ３． Ｔ５． Ｔ
７のいずれかのビットに格納され、信号線ｅを通して出
力されるデコード結果は、ブレークポイント検出用ビン
） ＴＯ，Ｔ２゜Ｔ４．Ｔ６のいずれかに格納される。
表−１は本実施例におけるコニド化された制御情報の意
味を示している。
味を示している。
表−１
次に、本実施例の動作な第５図、第６図および表−１を
参照しながら説明する。なお、本実施例においては各ブ
レークポイント検出用ピッ）Ｔｏ。
参照しながら説明する。なお、本実施例においては各ブ
レークポイント検出用ピッ）Ｔｏ。
ＴＩ、・・・・・・、 Ｔ７の内容が“１”のときにブ
レークポイントであることを示すものとし、割込み処理
部６２はデータ信号路６８から“１”が入力したときに
動作するものとする。
レークポイントであることを示すものとし、割込み処理
部６２はデータ信号路６８から“１”が入力したときに
動作するものとする。
現在、ＣＰＵ２０はフェッチ動作を行い、外部データバ
ス２１上にはメモリから命令が出力されているものとす
る。また、命令キュー２５のレジスタＱＯ，Ｑｌにはす
でに命令が格納されているものとし、データ信号路６５
は“０″であるものと仮定する。
ス２１上にはメモリから命令が出力されているものとす
る。また、命令キュー２５のレジスタＱＯ，Ｑｌにはす
でに命令が格納されているものとし、データ信号路６５
は“０″であるものと仮定する。
先ず、命令キュー制御部２４は命令キュー２５に対して
外部データバス２１上の命令を格納することを指示する
信号を制御信号路２７を通して出力する。命令キュー２
５は制御信号路２７を通して送られてきた信号により外
部データバス２１のロー側上の命令をレジスタＱ２に、
外部データバス２１のハイ側上の命令をレジスタＱ３に
それぞれ格納する。一方、フェッチ動作時にはデータ信
号路２９． ６０を通して制御情報もＣＰ Ｕ ２０
Ｅ送られてくる。この制御情報は制御情報デコーダ６１
（二よって表−１に示したようにデコードされる。この
制御情報デコーダ６１の出力は外部データバス２１のロ
ー側上の命令に関する制御情報が信号線ｅを通ってブレ
ークポイント検出用ビットＴ２に、外部データバス２１
のハイ側上の命令に関する制御情報が信号線ｄを通って
ブレークポイント検出用ピッ） Ｔ４にそれぞれ格納さ
れる。なお、命令が命令キュー２５に格納されるタイミ
ングと制御情報が格納されるタイミングは全く同一であ
る。今、レジスタＱ３に格納された命令がブレークポイ
ントに対応した命令であるとすると、ブレークポイント
検出用ビットＴ３に“１”が、ブレークポイント検出用
ビットＴｏ、 Ｔｌ、 Ｔ２には０″がそれぞれ格納さ
れていること（二なる。
外部データバス２１上の命令を格納することを指示する
信号を制御信号路２７を通して出力する。命令キュー２
５は制御信号路２７を通して送られてきた信号により外
部データバス２１のロー側上の命令をレジスタＱ２に、
外部データバス２１のハイ側上の命令をレジスタＱ３に
それぞれ格納する。一方、フェッチ動作時にはデータ信
号路２９． ６０を通して制御情報もＣＰ Ｕ ２０
Ｅ送られてくる。この制御情報は制御情報デコーダ６１
（二よって表−１に示したようにデコードされる。この
制御情報デコーダ６１の出力は外部データバス２１のロ
ー側上の命令に関する制御情報が信号線ｅを通ってブレ
ークポイント検出用ビットＴ２に、外部データバス２１
のハイ側上の命令に関する制御情報が信号線ｄを通って
ブレークポイント検出用ピッ） Ｔ４にそれぞれ格納さ
れる。なお、命令が命令キュー２５に格納されるタイミ
ングと制御情報が格納されるタイミングは全く同一であ
る。今、レジスタＱ３に格納された命令がブレークポイ
ントに対応した命令であるとすると、ブレークポイント
検出用ビットＴ３に“１”が、ブレークポイント検出用
ビットＴｏ、 Ｔｌ、 Ｔ２には０″がそれぞれ格納さ
れていること（二なる。
一方、命令実行部２３は前述の動作と並行して命令の実
行を行っている。先ず、命令実行部２６は制御信号路６
７を通して命令キュー制御部２４シ一対して命令キュー
２５の内容を出力するよう要求する信号を出力する。命
令キュー制御部２４は制御信号路２８を通して命令キュ
ー２５のレジスタＱＯの内容を出力するよう指示する信
号を出力する。命令キ２−２５はデータ信号路６４を通
してレジスタＱＯの内容を命令実行部２６に出力する。
行を行っている。先ず、命令実行部２６は制御信号路６
７を通して命令キュー制御部２４シ一対して命令キュー
２５の内容を出力するよう要求する信号を出力する。命
令キュー制御部２４は制御信号路２８を通して命令キュ
ー２５のレジスタＱＯの内容を出力するよう指示する信
号を出力する。命令キ２−２５はデータ信号路６４を通
してレジスタＱＯの内容を命令実行部２６に出力する。
これと同時に、レジスタＱＯと対応しているブレークポ
イント検出用ピッ） ＴＯがデータ信号路６６に出力さ
れる。データ信号路６６の信号はデータ信号路３５．６
７の信号とともにオア回路（二人力され、このオア回路
の出力は割込み処理部６２に人力している。今、ブレー
クポイント検出用ピッ） Ｔｏ ｌ二は０″が格納され
ていたために割込み処理部６２は動作せず、命令実行部
２６は命令キュー２５が出力した命令を実行する。前述
の動作をくり返して命令実行部２３は命令キュー２５の
レジスタＱｌ、Ｑ２のそれぞれ（二格納されている命令
を順に実行してゆく。そして命令実行部２６は命令キュ
ー２５のレジスタＱ３に格納されている命令を入力する
。これと同時にデータ信号路６６にはブレークポイント
検出用ピッ） Ｔ３の内容“１”が出力される。よって
、割込み処理部６２には“１”が入力されることになり
、割込み処理部６２はレジスタＱ３に格納されていた命
令が実行された後に、ＣＰＵ２０の内部を割込み処理が
行えるような状態にする。続いてパスインターフェース
部２２は割込み処理を行うプログラムをフェッチし、命
令実行部２３は前記割込み処理プログラムを実行する。
イント検出用ピッ） ＴＯがデータ信号路６６に出力さ
れる。データ信号路６６の信号はデータ信号路３５．６
７の信号とともにオア回路（二人力され、このオア回路
の出力は割込み処理部６２に人力している。今、ブレー
クポイント検出用ピッ） Ｔｏ ｌ二は０″が格納され
ていたために割込み処理部６２は動作せず、命令実行部
２６は命令キュー２５が出力した命令を実行する。前述
の動作をくり返して命令実行部２３は命令キュー２５の
レジスタＱｌ、Ｑ２のそれぞれ（二格納されている命令
を順に実行してゆく。そして命令実行部２６は命令キュ
ー２５のレジスタＱ３に格納されている命令を入力する
。これと同時にデータ信号路６６にはブレークポイント
検出用ピッ） Ｔ３の内容“１”が出力される。よって
、割込み処理部６２には“１”が入力されることになり
、割込み処理部６２はレジスタＱ３に格納されていた命
令が実行された後に、ＣＰＵ２０の内部を割込み処理が
行えるような状態にする。続いてパスインターフェース
部２２は割込み処理を行うプログラムをフェッチし、命
令実行部２３は前記割込み処理プログラムを実行する。
シ、上のようにして、ＣＰＵ２０はブレークポイント（
二おいてプログラムの実行シーケンスを変える。
二おいてプログラムの実行シーケンスを変える。
以上の説明はブレークポイントに格納されている命令を
実行した後にプログラムの実行シーケンスを変えるとき
の動作説明であった。しかし、本発明によれば命令が実
行されているときのデータの読込みまたはデータの畳込
みのときでもプログラムの実行シーケンスを変えること
ができる。先ず、ＣＰＵ２０が命令を実行して命令の実
行に必要なデータの読込みを行うものとする。この状態
のとき（ニデータ信号路２９．３０の両方に“０″を入
力する。これら信号は制御情報デコーダ６１によって表
−１；二したがってデコードされ、データ信号路３７に
“１”が出力される。このデータ信号路６７の信号“１
”は、ブレークポイント検出用ピット群２６：二人力せ
ず、直接オア回路な通って割込み処理部６２（：入力す
る。よって割込み処理部６２は、ＣＰＵ２０の内部を割
込み処理が行えるような状態にし、プログラムの実行シ
ーケンスが変えられることになる。
実行した後にプログラムの実行シーケンスを変えるとき
の動作説明であった。しかし、本発明によれば命令が実
行されているときのデータの読込みまたはデータの畳込
みのときでもプログラムの実行シーケンスを変えること
ができる。先ず、ＣＰＵ２０が命令を実行して命令の実
行に必要なデータの読込みを行うものとする。この状態
のとき（ニデータ信号路２９．３０の両方に“０″を入
力する。これら信号は制御情報デコーダ６１によって表
−１；二したがってデコードされ、データ信号路３７に
“１”が出力される。このデータ信号路６７の信号“１
”は、ブレークポイント検出用ピット群２６：二人力せ
ず、直接オア回路な通って割込み処理部６２（：入力す
る。よって割込み処理部６２は、ＣＰＵ２０の内部を割
込み処理が行えるような状態にし、プログラムの実行シ
ーケンスが変えられることになる。
以上説明したように、本発明（二よれば、命令先取り方
式のＣＰＵに対して所定のブレークポイントにおいて確
実にプログラムの実行シーケンスを変えることができ、
また、ＣＰＵがブレークポイント（二格納された命令を
フェッチするときフェッチ動作のためＣ二出力されたア
ドレスに連続したアドレスがブレークポイントであった
としても、所定のブレークポイントにおいて確実（ニブ
ログラムの実行シーケンスを変えることができる。さら
に、命令実行中のデータの読込み、データの書込み動作
（二おいてもプログラムの実行シーケンスを変えること
ができる。
式のＣＰＵに対して所定のブレークポイントにおいて確
実にプログラムの実行シーケンスを変えることができ、
また、ＣＰＵがブレークポイント（二格納された命令を
フェッチするときフェッチ動作のためＣ二出力されたア
ドレスに連続したアドレスがブレークポイントであった
としても、所定のブレークポイントにおいて確実（ニブ
ログラムの実行シーケンスを変えることができる。さら
に、命令実行中のデータの読込み、データの書込み動作
（二おいてもプログラムの実行シーケンスを変えること
ができる。
第１図は命令先取り方式を実施していない従来のＣＰＵ
におけるＣ Ｉ） Ｕの動作とこのＣＰＵに接続されて
いるパスの状態の一例を示すタイムチャート、第２図は
命令先取り方式を実施していない従来のＣＰＵにおいて
ブレークポイントにおいてプログラムの実行を中断する
方法を示す図、第６図は命令先取り方式のＣＰＵのブロ
ック図、第４図は第６図のＣＰＵ１０について命令実行
部１６どバスインターフェース部１２の動作および命令
キュー１４とデータバス１１の状態の一例な示すタイム
チャート、第５図は本発明の一実施例に係るＣＰＵのブ
ロック図、第６図は第５図の制御情報デコーダ６１の具
体的回路例である。 ２０・・・命令先取り方式のＣＰＵ。 ２１・・・データバス、 ２２・・・パスインターフェース部、 ２３・・・命令実行部、 ２４・・・命令キュー制御部、 ２５・・・命令キュー、 ２６・・・ブレークポイント検出用ピット群、２７．２
８・・・制御信号路、 ２９．３０，３４，３５． ６６．３７．３８゜６９・
・・データ信号路、 ６１・・・制御情報デコーダ、 ６２・・・割込処理部、 ６３・・・命令デコーダ。 特許出願人 日本電気株式会社代 理
人 弁理士 内 原 晋、ニニ少。 第３図 ｙ′Ｆ部ヂーク １１ヒーーー−」ヒーーーーー門ヒー
ーーーＨヒーーーーＨトー−＋ヒーーーーー←−−バス
４ 槽 ＩＩ 有 ｌＬ 有 専 揖 卑
鳴 専 ４第４図 第５図 第６図
におけるＣ Ｉ） Ｕの動作とこのＣＰＵに接続されて
いるパスの状態の一例を示すタイムチャート、第２図は
命令先取り方式を実施していない従来のＣＰＵにおいて
ブレークポイントにおいてプログラムの実行を中断する
方法を示す図、第６図は命令先取り方式のＣＰＵのブロ
ック図、第４図は第６図のＣＰＵ１０について命令実行
部１６どバスインターフェース部１２の動作および命令
キュー１４とデータバス１１の状態の一例な示すタイム
チャート、第５図は本発明の一実施例に係るＣＰＵのブ
ロック図、第６図は第５図の制御情報デコーダ６１の具
体的回路例である。 ２０・・・命令先取り方式のＣＰＵ。 ２１・・・データバス、 ２２・・・パスインターフェース部、 ２３・・・命令実行部、 ２４・・・命令キュー制御部、 ２５・・・命令キュー、 ２６・・・ブレークポイント検出用ピット群、２７．２
８・・・制御信号路、 ２９．３０，３４，３５． ６６．３７．３８゜６９・
・・データ信号路、 ６１・・・制御情報デコーダ、 ６２・・・割込処理部、 ６３・・・命令デコーダ。 特許出願人 日本電気株式会社代 理
人 弁理士 内 原 晋、ニニ少。 第３図 ｙ′Ｆ部ヂーク １１ヒーーー−」ヒーーーーー門ヒー
ーーーＨヒーーーーＨトー−＋ヒーーーーー←−−バス
４ 槽 ＩＩ 有 ｌＬ 有 専 揖 卑
鳴 専 ４第４図 第５図 第６図
Claims (1)
- 一回に複数個の命令コードを先取りするＣＰＵにおいて
、外部から入力される制御信号を前記ＣＰＵの実行シー
ケンスを制御する、前記命令コードの各々に対応する制
御情報に変換する変換手段と、前記各命令コードと対応
する前記制御情報の組を格納するレジスタの複数本によ
って構成されるレジスタ群と、前記命令コードと前記制
御情報を前記レジスタ群に格納し、ＦＩＦＯ方式で、か
つ一組ずつ出力させる制御手段を有し、前記レジスタ群
からＦＩＦＯ動作によって出力される前記制御情報によ
り前記ＣＰＵの実行シーケンスを制御することを特徴と
するプロセッサ制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131476A JPS619734A (ja) | 1984-06-26 | 1984-06-26 | プロセツサ制御方式 |
| DE8585107889T DE3583973D1 (de) | 1984-06-26 | 1985-06-26 | Informationsverarbeitungsanlage mit instruktionsvorabrufschaltung. |
| US06/749,143 US4747045A (en) | 1984-06-26 | 1985-06-26 | Information processing apparatus having an instruction prefetch circuit |
| EP85107889A EP0166431B1 (en) | 1984-06-26 | 1985-06-26 | An information processing apparatus having an instruction prefetch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131476A JPS619734A (ja) | 1984-06-26 | 1984-06-26 | プロセツサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS619734A true JPS619734A (ja) | 1986-01-17 |
| JPH0332818B2 JPH0332818B2 (ja) | 1991-05-14 |
Family
ID=15058863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131476A Granted JPS619734A (ja) | 1984-06-26 | 1984-06-26 | プロセツサ制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4747045A (ja) |
| EP (1) | EP0166431B1 (ja) |
| JP (1) | JPS619734A (ja) |
| DE (1) | DE3583973D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215340A (ja) * | 1988-07-04 | 1990-01-19 | Fujitsu Ltd | 状態履歴記憶装置の制御方式 |
| JPH02234239A (ja) * | 1989-03-08 | 1990-09-17 | Ando Electric Co Ltd | 実行ブレーク制御回路 |
| JPH04177435A (ja) * | 1990-11-08 | 1992-06-24 | Nec Corp | 評価用プロセッサ |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6356732A (ja) * | 1986-08-27 | 1988-03-11 | Nec Corp | マイクロコンピユ−タシステム |
| JPS6398737A (ja) * | 1986-10-15 | 1988-04-30 | Mitsubishi Electric Corp | デ−タ処理装置 |
| JPS63245525A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | マイクロプログラム処理装置 |
| US5026367A (en) * | 1988-03-18 | 1991-06-25 | Cardiovascular Laser Systems, Inc. | Laser angioplasty catheter and a method for use thereof |
| JP2810068B2 (ja) * | 1988-11-11 | 1998-10-15 | 株式会社日立製作所 | プロセッサシステム、コンピュータシステム及び命令処理方法 |
| DE69030648T2 (de) * | 1990-01-02 | 1997-11-13 | Motorola Inc | Verfahren zum sequentiellen Vorabruf von 1-Wort-, 2-Wort oder 3-Wort-Befehlen |
| KR910018909A (ko) * | 1990-04-20 | 1991-11-30 | 미다 가쓰시게 | 데이타처리장치 및 그것을 사용한 시스템개발장치 |
| US5479616A (en) * | 1992-04-03 | 1995-12-26 | Cyrix Corporation | Exception handling for prefetched instruction bytes using valid bits to identify instructions that will cause an exception |
| JPH07182170A (ja) * | 1993-12-24 | 1995-07-21 | Ricoh Co Ltd | マイクロプロセッサ |
| KR100206887B1 (ko) * | 1995-12-31 | 1999-07-01 | 구본준 | 프로그램 오동작 방지를 위한 씨피유 |
| US5889981A (en) * | 1996-05-07 | 1999-03-30 | Lucent Technologies Inc. | Apparatus and method for decoding instructions marked with breakpoint codes to select breakpoint action from plurality of breakpoint actions |
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| US7386712B2 (en) * | 2003-02-17 | 2008-06-10 | Hewlett-Packard Development Company, L.P. | Firmware developer user interface with break command polling |
Citations (2)
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| JPS509586A (ja) * | 1973-05-29 | 1975-01-31 | ||
| JPS56127247A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3401376A (en) * | 1965-11-26 | 1968-09-10 | Burroughs Corp | Central processor |
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| US3577190A (en) * | 1968-06-26 | 1971-05-04 | Ibm | Apparatus in a digital computer for allowing the skipping of predetermined instructions in a sequence of instructions, in response to the occurrence of certain conditions |
| US3764988A (en) * | 1971-03-01 | 1973-10-09 | Hitachi Ltd | Instruction processing device using advanced control system |
| US4106090A (en) * | 1977-01-17 | 1978-08-08 | Fairchild Camera And Instrument Corporation | Monolithic microcomputer central processor |
| US4298933A (en) * | 1978-07-08 | 1981-11-03 | Tokyo Shibaura Denki Kabushiki Kaisha | Data-processing device including means to suppress the execution of unnecessary instructions |
| US4438492A (en) * | 1980-08-01 | 1984-03-20 | Advanced Micro Devices, Inc. | Interruptable microprogram controller for microcomputer systems |
| JPS58189739A (ja) * | 1982-04-30 | 1983-11-05 | Hitachi Ltd | デ−タ処理システム |
| US4498136A (en) * | 1982-12-15 | 1985-02-05 | Ibm Corporation | Interrupt processor |
-
1984
- 1984-06-26 JP JP59131476A patent/JPS619734A/ja active Granted
-
1985
- 1985-06-26 US US06/749,143 patent/US4747045A/en not_active Expired - Lifetime
- 1985-06-26 EP EP85107889A patent/EP0166431B1/en not_active Expired - Lifetime
- 1985-06-26 DE DE8585107889T patent/DE3583973D1/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS509586A (ja) * | 1973-05-29 | 1975-01-31 | ||
| JPS56127247A (en) * | 1980-03-11 | 1981-10-05 | Toshiba Corp | Operation controller |
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| JPH04177435A (ja) * | 1990-11-08 | 1992-06-24 | Nec Corp | 評価用プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166431A3 (en) | 1987-05-27 |
| DE3583973D1 (de) | 1991-10-10 |
| US4747045A (en) | 1988-05-24 |
| EP0166431B1 (en) | 1991-09-04 |
| JPH0332818B2 (ja) | 1991-05-14 |
| EP0166431A2 (en) | 1986-01-02 |
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