JPH04177435A - 評価用プロセッサ - Google Patents
評価用プロセッサInfo
- Publication number
- JPH04177435A JPH04177435A JP2303446A JP30344690A JPH04177435A JP H04177435 A JPH04177435 A JP H04177435A JP 2303446 A JP2303446 A JP 2303446A JP 30344690 A JP30344690 A JP 30344690A JP H04177435 A JPH04177435 A JP H04177435A
- Authority
- JP
- Japan
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- input terminal
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 82
- 238000011156 evaluation Methods 0.000 claims description 8
- 206010035148 Plague Diseases 0.000 claims 1
- 241000607479 Yersinia pestis Species 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000700 radioactive tracer Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は評価用プロセッサに関し、特にプログラム開発
時に使用するプログラム評価装置の中に組込まれる、先
行フェッチ機能を有する評価用プロセッサに関する。
時に使用するプログラム評価装置の中に組込まれる、先
行フェッチ機能を有する評価用プロセッサに関する。
一般に先行フェッチ機能を有するプロセッサでは、外見
えの動作（先行フェッチ）と実際の命令実行動作が異な
る。このため、プログラムの評価時に命令実行動作を検
出するためには、なんらかの工夫が必要になる。
えの動作（先行フェッチ）と実際の命令実行動作が異な
る。このため、プログラムの評価時に命令実行動作を検
出するためには、なんらかの工夫が必要になる。
命令実行動作の検出の目的には、大きく分けて２種類が
ある。一つは、単に命令実行動作を検出し、この命令実
行の終了とともに特権割込みをかけることである。この
場合に重要なことは、該当する命令実行の直後に特権割
込みがかかることであり、次の命令実行を行うこと、つ
まりスリップしてはいけない。二つめは、命令実行動作
を検出して、これをトレーサのトリガ等に利用すること
である。この場合に重要なことは、該当する命令実行が
終了しても特権割込みをかけてはいけないことである。
ある。一つは、単に命令実行動作を検出し、この命令実
行の終了とともに特権割込みをかけることである。この
場合に重要なことは、該当する命令実行の直後に特権割
込みがかかることであり、次の命令実行を行うこと、つ
まりスリップしてはいけない。二つめは、命令実行動作
を検出して、これをトレーサのトリガ等に利用すること
である。この場合に重要なことは、該当する命令実行が
終了しても特権割込みをかけてはいけないことである。
従来、この２種類の目的に対応して、下記のように別々
の機能が与えられている。一つめの目的のためには、第
３図に示すように、ブレークタグという機能が考えられ
ている。第３図に示される従来例の機能の特徴は、命令
コード用ＦＩＦＯレジスタ２２の動作を解析する外付は
回路が不要になることと、従来の特権割込み要求端子に
よる特権割込みで問題になっている、ノイズ保護回路等
の遅れによる特権割込み受は付けの遅れを回避すること
ができることである。第３図では、先行フェッチ機能を
有する通常のプロセッサに対し、特権割込み制御回路２
６、ブレークタグ入力端子２７、ブレークタグ用ＦＩＦ
Ｏレジスタ２３が付加されている。プロセッサが命令の
先行フェッチを行う際に、これと同期してブレークタグ
入力端子２７に有効レベルの信号を入力すると、命令コ
ードが命令コード用ＦＩＦＯレジスタ２２内をシフトす
るのに同期して、ブレークタグ用ＦＩＦＯレジスタ２３
内を有効レベルのブレークタグがシフトしていく。命令
コーが命令デコーダ２５に読み出されると、対応するブ
レークタグがブレークタグ用ＦＩＦＯレジスタ２３から
特権割込み制御回路２６に出力され、命令実行の終了と
ともに、特権割込みがかかる。
の機能が与えられている。一つめの目的のためには、第
３図に示すように、ブレークタグという機能が考えられ
ている。第３図に示される従来例の機能の特徴は、命令
コード用ＦＩＦＯレジスタ２２の動作を解析する外付は
回路が不要になることと、従来の特権割込み要求端子に
よる特権割込みで問題になっている、ノイズ保護回路等
の遅れによる特権割込み受は付けの遅れを回避すること
ができることである。第３図では、先行フェッチ機能を
有する通常のプロセッサに対し、特権割込み制御回路２
６、ブレークタグ入力端子２７、ブレークタグ用ＦＩＦ
Ｏレジスタ２３が付加されている。プロセッサが命令の
先行フェッチを行う際に、これと同期してブレークタグ
入力端子２７に有効レベルの信号を入力すると、命令コ
ードが命令コード用ＦＩＦＯレジスタ２２内をシフトす
るのに同期して、ブレークタグ用ＦＩＦＯレジスタ２３
内を有効レベルのブレークタグがシフトしていく。命令
コーが命令デコーダ２５に読み出されると、対応するブ
レークタグがブレークタグ用ＦＩＦＯレジスタ２３から
特権割込み制御回路２６に出力され、命令実行の終了と
ともに、特権割込みがかかる。
二つめの目的のためには、第４図に示すように、イベン
ト検出タグという機能が考えられている。この図の機能
の特徴は、第３図の場合と同様に、命令コード用ＦＩＦ
Ｏレジスタ２８の動作を解析する外付は回路が不要にな
ることと、イベント検出タグを任意のビット長としてい
るなめ、複数の命令実行動作を検出できることである。
ト検出タグという機能が考えられている。この図の機能
の特徴は、第３図の場合と同様に、命令コード用ＦＩＦ
Ｏレジスタ２８の動作を解析する外付は回路が不要にな
ることと、イベント検出タグを任意のビット長としてい
るなめ、複数の命令実行動作を検出できることである。
第４図に示される従来例においては、先行フェッチ機能
を有する通常のプロセッサに対し、イベント検出タグ入
力端子３２、イベント検出タグ出力端子３３およびイベ
ント検出タグ用ＦＩＦＯレジスタ２９が付加されている
。プロセッサが命令の先行フェッチを行う際に、これと
同期してイベント検出タグ入力端子３２に任意のイベン
ト検出タグを入力すると、命令コードが命令コード用Ｆ
ＩＦＯレジスタ２８内をシフトするのに同期して、イベ
ント検出タグ用ＦＩＦＯレジスタ２９内をイベント検出
タグがシフトしていく。命令コードが命令デコーダ３１
に読み出されると、対応するイベント検出タグがイベン
ト検出タグ出力端子３３から出力される。このため、イ
ベント検出タグ出力端子３３を検証することで、命令実
行動作を検出することができる。
を有する通常のプロセッサに対し、イベント検出タグ入
力端子３２、イベント検出タグ出力端子３３およびイベ
ント検出タグ用ＦＩＦＯレジスタ２９が付加されている
。プロセッサが命令の先行フェッチを行う際に、これと
同期してイベント検出タグ入力端子３２に任意のイベン
ト検出タグを入力すると、命令コードが命令コード用Ｆ
ＩＦＯレジスタ２８内をシフトするのに同期して、イベ
ント検出タグ用ＦＩＦＯレジスタ２９内をイベント検出
タグがシフトしていく。命令コードが命令デコーダ３１
に読み出されると、対応するイベント検出タグがイベン
ト検出タグ出力端子３３から出力される。このため、イ
ベント検出タグ出力端子３３を検証することで、命令実
行動作を検出することができる。
上述した第３図の従来例においては、命令実行動作を検
出した後に必ず特権割込みがかかるため、単に命令実行
動作を検出するだけの目的には使用できないという欠点
がある。また、第４図の従来例においては、単に命令実
行動作を検出するだけなので、該当する命令の実行直後
に、特権割込みをかけることができないという欠点があ
る。
出した後に必ず特権割込みがかかるため、単に命令実行
動作を検出するだけの目的には使用できないという欠点
がある。また、第４図の従来例においては、単に命令実
行動作を検出するだけなので、該当する命令の実行直後
に、特権割込みをかけることができないという欠点があ
る。
なお、第４図において、イベント検出タグ出力端子３３
の出力を特権割込み要求端子に入力したとしても、従来
から問題となっているように、特権割込み要求端子のノ
イズ保護回路等の遅れにより、該当する命令の実行直後
に特権割込みをかけることはできず、スリップしてしま
うという欠点がある。
の出力を特権割込み要求端子に入力したとしても、従来
から問題となっているように、特権割込み要求端子のノ
イズ保護回路等の遅れにより、該当する命令の実行直後
に特権割込みをかけることはできず、スリップしてしま
うという欠点がある。
本発明の評価プロセッサは、先行フェッチ機能を有する
評価用プロセッサにおいて、ブレークイネーブル信号入
力端子と、イベント検出タグ入力端子と、前記イベント
検出タグ入力端子がら入力されるイベント検出タグを命
令コード用ＦＩＦＯレジスタに同期しながらシフトする
イベント検出タグ用ＦＩＦＯレジスタと、前記イベント
検出タグ用ＦＩＦＯレジスタの出力を出力するイベント
検出タグ出力端子と、前記イベント検出タグ用ＦＩＦＯ
レジスタの出力と前記ブレークイネーブル信号入力端子
からの入力とを比較する一致検出回路と、前記一致検出
回路から出力される一致信号を入力の一つとして、特権
割込みをがける特権割込み制御回路と、を備えて構成さ
れる。
評価用プロセッサにおいて、ブレークイネーブル信号入
力端子と、イベント検出タグ入力端子と、前記イベント
検出タグ入力端子がら入力されるイベント検出タグを命
令コード用ＦＩＦＯレジスタに同期しながらシフトする
イベント検出タグ用ＦＩＦＯレジスタと、前記イベント
検出タグ用ＦＩＦＯレジスタの出力を出力するイベント
検出タグ出力端子と、前記イベント検出タグ用ＦＩＦＯ
レジスタの出力と前記ブレークイネーブル信号入力端子
からの入力とを比較する一致検出回路と、前記一致検出
回路から出力される一致信号を入力の一つとして、特権
割込みをがける特権割込み制御回路と、を備えて構成さ
れる。
次に、本発明について図面を参照して説明する。第１図
に示されるように、本実施例は、データ・バス２０１に
対応して、ブレークイネーブル信号入力端子７と、イベ
ント検出タグ入力端子８と、イベント検出タグ出力端子
つと、命令コード用ＦＩＦＯレジスタ１と、イベント検
出タグ入力端子８から入力されるイベント検出タグを、
命令コード用ＰＩＦ’Ｏレジスタ１に同期しながらシフ
トするイベント検出タグ用ＦＩＦＯレジスタ２と、バス
・インターフェース３と、命令デコーダ４と、イベント
検出タグ用ＦＩＦＯレジスタ２の出力とブレークイネー
ブル信号入力端子７から入力される信号とを比較する一
致検出回路５と、−数構出回路５から出力される一致信
号１０１を入力の一つとする特権割込み制御回路６とを
備えて構成される。
に示されるように、本実施例は、データ・バス２０１に
対応して、ブレークイネーブル信号入力端子７と、イベ
ント検出タグ入力端子８と、イベント検出タグ出力端子
つと、命令コード用ＦＩＦＯレジスタ１と、イベント検
出タグ入力端子８から入力されるイベント検出タグを、
命令コード用ＰＩＦ’Ｏレジスタ１に同期しながらシフ
トするイベント検出タグ用ＦＩＦＯレジスタ２と、バス
・インターフェース３と、命令デコーダ４と、イベント
検出タグ用ＦＩＦＯレジスタ２の出力とブレークイネー
ブル信号入力端子７から入力される信号とを比較する一
致検出回路５と、−数構出回路５から出力される一致信
号１０１を入力の一つとする特権割込み制御回路６とを
備えて構成される。
次に、対象とする命令実行の直後に、特権割込みをかけ
る場合の動作について説明する。まず、対象とする命令
の先行フェッチに同期して、イベント検出タグ入力端子
８に任意のデータを入力する。すると、このデータがイ
ベント検出タグとなる。この後、対象命令が命令コード
用ＦＩＦＯレジスタ１をシフトしていくのに同期して、
このイベント検出タグがイベント検出タグ用ＦＩＦＯレ
ジスタ２内をシフトしていく。次に、ブレークイネーブ
ル信号入力端子７に、このイベント検出タグと同一のデ
ータを入力しておく。
る場合の動作について説明する。まず、対象とする命令
の先行フェッチに同期して、イベント検出タグ入力端子
８に任意のデータを入力する。すると、このデータがイ
ベント検出タグとなる。この後、対象命令が命令コード
用ＦＩＦＯレジスタ１をシフトしていくのに同期して、
このイベント検出タグがイベント検出タグ用ＦＩＦＯレ
ジスタ２内をシフトしていく。次に、ブレークイネーブ
ル信号入力端子７に、このイベント検出タグと同一のデ
ータを入力しておく。
この後、対象命令が命令コード用ＦＩＦＯレジスタ１か
ら命令デコーダ４に読み出されると、これに同期して、
イベント検出タグがイベント検出タグ用ＦＩＦＯレジス
タ２から一致検出回路５に入力される。すると、−数構
出回路５は、このイベント検出タグと、ブレークイネー
ブル信号入力端子７に入力されているイベント検出タグ
入力端子８のデータを比較し、一致しているので、一致
信号１０１を有効とする。この結果、特権割込み制御回
路６は、対象命令の実行直後にスリップすることなく特
権割込みをかける。
ら命令デコーダ４に読み出されると、これに同期して、
イベント検出タグがイベント検出タグ用ＦＩＦＯレジス
タ２から一致検出回路５に入力される。すると、−数構
出回路５は、このイベント検出タグと、ブレークイネー
ブル信号入力端子７に入力されているイベント検出タグ
入力端子８のデータを比較し、一致しているので、一致
信号１０１を有効とする。この結果、特権割込み制御回
路６は、対象命令の実行直後にスリップすることなく特
権割込みをかける。
次に、命令実行を特権割込みをかけることなく検出する
場合の動作について説明する。対象とする命令の先行フ
ェッチに同期して、イベント検出タグ入力端子８に任意
のデータを入力する。すると、このデータがイベント検
出タグとなる。この後対象命令が命令コード用ＦＩＦＯ
レジスタｌをシフトしていくのに同期して、このイベン
ト検出タグがイベント検出タグ用ＦＩＦＯレジスタ２内
をシフトしていく。次に、ブレークイネーブル信号入力
端子７に、このイベント検出タグと異なるデータを入力
しておく。この後、対象命令が命令コード用ＦＩＦＯレ
ジスタ１から命令デコーダ４に読み出されると、これに
同期して、イベント検出タグがイベント検出タグ用ＦＩ
ＦＯレジスタ２から一致検出回路５に入力される。する
と、−数構出回路５は、このイベント検出タグと、ブレ
ークイネーブル信号入力端子７に入力されているイベン
ト検出タグ入力端子８のデータを比較し、−致しないの
で、一致信号１０１を無効とする。この結果、命令実行
を特権割込みをかけることなく検出することができる。
場合の動作について説明する。対象とする命令の先行フ
ェッチに同期して、イベント検出タグ入力端子８に任意
のデータを入力する。すると、このデータがイベント検
出タグとなる。この後対象命令が命令コード用ＦＩＦＯ
レジスタｌをシフトしていくのに同期して、このイベン
ト検出タグがイベント検出タグ用ＦＩＦＯレジスタ２内
をシフトしていく。次に、ブレークイネーブル信号入力
端子７に、このイベント検出タグと異なるデータを入力
しておく。この後、対象命令が命令コード用ＦＩＦＯレ
ジスタ１から命令デコーダ４に読み出されると、これに
同期して、イベント検出タグがイベント検出タグ用ＦＩ
ＦＯレジスタ２から一致検出回路５に入力される。する
と、−数構出回路５は、このイベント検出タグと、ブレ
ークイネーブル信号入力端子７に入力されているイベン
ト検出タグ入力端子８のデータを比較し、−致しないの
で、一致信号１０１を無効とする。この結果、命令実行
を特権割込みをかけることなく検出することができる。
第２図は、本発明の第２の実施例のブロック図である。
第２図に示されるように、本実施例は、データ・バス２
０２に対応して、ブレークイネーブル信号入力端子１８
および１９と、イベント検出タグ入力端子２０と、イベ
ント検出タグ出力端子２１と、命令コード用ＦＩＦＯレ
ジスタ１゜と、イベント検出タグ入力端子２ｏがら入力
されるイベント検出タグを、命令コード用ＦＩＦＯレジ
スタｌＯに同期しながらシフトするイベント検出タグ用
ＦＩＦＯレジスタ１１と、バス・インタフェース１２と
、命令デコーダ１３と、イベント検出タグ用ＦＩＦＯレ
ジスタ１１の出力と、ブレークイネーブル信号入力端子
１８および１９から、それぞれ入力される信号とを比較
する一致検出回路１４および１５と、これら−数構出回
路１４および１５から出力される一致信号１０２および
１０３を入力して、その論理和を出力するＯＲ回路１６
と、ＯＲ回路１６の出力を入力の一つとする特権割込み
制御回路１７とを備えて構成される。
０２に対応して、ブレークイネーブル信号入力端子１８
および１９と、イベント検出タグ入力端子２０と、イベ
ント検出タグ出力端子２１と、命令コード用ＦＩＦＯレ
ジスタ１゜と、イベント検出タグ入力端子２ｏがら入力
されるイベント検出タグを、命令コード用ＦＩＦＯレジ
スタｌＯに同期しながらシフトするイベント検出タグ用
ＦＩＦＯレジスタ１１と、バス・インタフェース１２と
、命令デコーダ１３と、イベント検出タグ用ＦＩＦＯレ
ジスタ１１の出力と、ブレークイネーブル信号入力端子
１８および１９から、それぞれ入力される信号とを比較
する一致検出回路１４および１５と、これら−数構出回
路１４および１５から出力される一致信号１０２および
１０３を入力して、その論理和を出力するＯＲ回路１６
と、ＯＲ回路１６の出力を入力の一つとする特権割込み
制御回路１７とを備えて構成される。
本実施例の、第１の実施例と異なる点は、本実施例にお
いては、ブレークイネーブル信号入力端子、および対応
する一致検出回路がそれぞれ二組備えられており、各−
数種出回路１４および１５から出力される一致信号１０
２および１０３の論理和がとられて、特権割込み制御回
路１７に入力されていることである。第１の実施例にお
いては、イベント検出タグのビット幅をｎとすると、２
’−１通りの特権割込みなしの命令実行検出と、−通り
の特権割込み用の命令実行検出ができることになるが、
本実施例の場合には、特権割込み用の命令実行の検出が
二通りに増加され、特権割込みなしの命令実行検出が２
” −２通り行われることになる。
いては、ブレークイネーブル信号入力端子、および対応
する一致検出回路がそれぞれ二組備えられており、各−
数種出回路１４および１５から出力される一致信号１０
２および１０３の論理和がとられて、特権割込み制御回
路１７に入力されていることである。第１の実施例にお
いては、イベント検出タグのビット幅をｎとすると、２
’−１通りの特権割込みなしの命令実行検出と、−通り
の特権割込み用の命令実行検出ができることになるが、
本実施例の場合には、特権割込み用の命令実行の検出が
二通りに増加され、特権割込みなしの命令実行検出が２
” −２通り行われることになる。
以上説明したように、本発明は、ブレークイネーブル信
号入力端子と、この端子に入力されるデータと、イベン
ト検出タグ用ＦＩＦＯレジスタから出力されるイベント
検出タグのデータを比較する一致検出回路を有し、この
−数種出回路から出力される一致信号を特権割込み制御
回路に入力することにより、対象とする命令実行の直後
にスリップすることなく、特権割込みをかけることも、
複数の命令実行動作を特権割込みをかけることなく、当
該命令実行動作を検出することもできるという効果があ
る。
号入力端子と、この端子に入力されるデータと、イベン
ト検出タグ用ＦＩＦＯレジスタから出力されるイベント
検出タグのデータを比較する一致検出回路を有し、この
−数種出回路から出力される一致信号を特権割込み制御
回路に入力することにより、対象とする命令実行の直後
にスリップすることなく、特権割込みをかけることも、
複数の命令実行動作を特権割込みをかけることなく、当
該命令実行動作を検出することもできるという効果があ
る。
第１図は本発明の第１の実施例のブロック図、第２図は
本発明の第２の実施例のブロック図、第３図は従来のブ
レークタグ機能を有する評価用プロセッサのブロック図
、第４図は従来のイベント検出タグ機能を有する評価用
プロセッサのブロック図である。 図において、１，１０，２２．２８・・・命令コード用
ＦＩＦＯレジスタ、２，１１．２９・・・イベント検出
タグ用ＦＩＦＯレジスタ、３，１２，２４．３０・・・
バス・インタフェース、４．１３゜２５．３１・・・命
令デコーダ、５，１４．１５・・・−数種出回路、６，
１７．２６・・・特権割込み制御回路、７，１８．１９
・・・ブレークイネーブル信号入力端子、８，２０．３
２・・・イベント検出タグ入力端子、９，２１．３３・
・・イベント検出タグ出力端子、１６・・・ＯＲ回路、
２３・・・ブレークタグ用Ｆ Ｉ ＦＯレジスタ、２７
・・・ブレークタグ入力端子。
本発明の第２の実施例のブロック図、第３図は従来のブ
レークタグ機能を有する評価用プロセッサのブロック図
、第４図は従来のイベント検出タグ機能を有する評価用
プロセッサのブロック図である。 図において、１，１０，２２．２８・・・命令コード用
ＦＩＦＯレジスタ、２，１１．２９・・・イベント検出
タグ用ＦＩＦＯレジスタ、３，１２，２４．３０・・・
バス・インタフェース、４．１３゜２５．３１・・・命
令デコーダ、５，１４．１５・・・−数種出回路、６，
１７．２６・・・特権割込み制御回路、７，１８．１９
・・・ブレークイネーブル信号入力端子、８，２０．３
２・・・イベント検出タグ入力端子、９，２１．３３・
・・イベント検出タグ出力端子、１６・・・ＯＲ回路、
２３・・・ブレークタグ用Ｆ Ｉ ＦＯレジスタ、２７
・・・ブレークタグ入力端子。
Claims (1)
- 先行フェッチ機能を有する評価用プロセッサにおいて、
プレーグイネーブル信号入力端子と、イベント検出タグ
入力端子と、前記イベント検出タグ入力端子から入力さ
れるイベント検出タグを命令コード用ＦＩＦＯレジスタ
に同期しながらシフトするイベント検出タグ用ＦＩＦＯ
レジスタと、前記イベント検出タグ用ＦＩＦＯレジスタ
の出力を出力するイベント検出タグ出力端子と、前記イ
ベント検出タグ用ＦＩＦＯレジスタの出力と前記ブレー
クイネーブル信号入力端子からの入力とを比較する一致
検出回路と、前記一致検出回路から出力される一致信号
を入力の一つとして、特権割込みをかける特権割込み制
御回路と、を備えることを特徴とする評価用プロセッサ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303446A JPH04177435A (ja) | 1990-11-08 | 1990-11-08 | 評価用プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303446A JPH04177435A (ja) | 1990-11-08 | 1990-11-08 | 評価用プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04177435A true JPH04177435A (ja) | 1992-06-24 |
Family
ID=17921093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303446A Pending JPH04177435A (ja) | 1990-11-08 | 1990-11-08 | 評価用プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04177435A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619734A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | プロセツサ制御方式 |
| JPS63196952A (ja) * | 1987-02-10 | 1988-08-15 | Nec Corp | 情報処理装置 |
-
1990
- 1990-11-08 JP JP2303446A patent/JPH04177435A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS619734A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | プロセツサ制御方式 |
| JPS63196952A (ja) * | 1987-02-10 | 1988-08-15 | Nec Corp | 情報処理装置 |
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