JPH0452734A - 汎用レジスタ例外検出回路 - Google Patents
汎用レジスタ例外検出回路Info
- Publication number
- JPH0452734A JPH0452734A JP2156156A JP15615690A JPH0452734A JP H0452734 A JPH0452734 A JP H0452734A JP 2156156 A JP2156156 A JP 2156156A JP 15615690 A JP15615690 A JP 15615690A JP H0452734 A JPH0452734 A JP H0452734A
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- Japan
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は汎用レジスタ例外検出回路に関し、特に演算処
理装置で使用される汎用レジスタの例外検出方式に関す
る。
理装置で使用される汎用レジスタの例外検出方式に関す
る。
従来技術
従来、演算処理装置においては、汎用レジスタと、演算
器と、制御回路とにより構成されている場合、演算処理
過程において書込みが行われていない汎用レジスタから
データか読出されるとき、初期設定時にシフトパスなど
により汎用レジスタに設定されたデータが正常（たとえ
ば＃ＡＬＬ“０”）であれば、演算処理か正常に動作し
ていた。
器と、制御回路とにより構成されている場合、演算処理
過程において書込みが行われていない汎用レジスタから
データか読出されるとき、初期設定時にシフトパスなど
により汎用レジスタに設定されたデータが正常（たとえ
ば＃ＡＬＬ“０”）であれば、演算処理か正常に動作し
ていた。
このような従来の演算処理装置では、プログラム実行時
にソフトウェアのエラーにより書込みか行われていない
汎用レジスタからデータか読出された場合、該データが
初期設定時のままで不定であれば、演算結果も不定とな
るにもかかわらず、演算が正常終了するという問題があ
る。
にソフトウェアのエラーにより書込みか行われていない
汎用レジスタからデータか読出された場合、該データが
初期設定時のままで不定であれば、演算結果も不定とな
るにもかかわらず、演算が正常終了するという問題があ
る。
発明の目的
本発明は上記のような従来のものの問題点を除去すべく
なされたもので、データの書込みが行われていない汎用
レジスタからデータを読出すというソフトウェア上のエ
ラ、−を検出することができる汎用レジスタ例外検出回
路の提供を目的とする。
なされたもので、データの書込みが行われていない汎用
レジスタからデータを読出すというソフトウェア上のエ
ラ、−を検出することができる汎用レジスタ例外検出回
路の提供を目的とする。
発明の構成
本発明による汎用レジスタ例外検出回路は、新規プログ
ラム実行時に、汎用レジスタのデータの有効無効を示す
情報を無効とする無効化手段と、前記無効化手段により
前記情報が無効とされた前記汎用レジスタへのデータの
書込み時に前記情報を有効とする有効化手段と、前記汎
用レジスタから読出されたデータに対応する前記情報が
無効のときに例外を発生する例外発生手段とを設けたこ
とを特徴とする。
ラム実行時に、汎用レジスタのデータの有効無効を示す
情報を無効とする無効化手段と、前記無効化手段により
前記情報が無効とされた前記汎用レジスタへのデータの
書込み時に前記情報を有効とする有効化手段と、前記汎
用レジスタから読出されたデータに対応する前記情報が
無効のときに例外を発生する例外発生手段とを設けたこ
とを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、命令制御回路１の命令発行制御デコー
ダ１１ては命令取込みバス１００を介して入力された命
令か新規プログラムの起動であることを確認すると、Ｖ
ビットリセット指示信号１０１をＶビットリセット回路
２に出力する。
る。図において、命令制御回路１の命令発行制御デコー
ダ１１ては命令取込みバス１００を介して入力された命
令か新規プログラムの起動であることを確認すると、Ｖ
ビットリセット指示信号１０１をＶビットリセット回路
２に出力する。
Ｖビットリセット回路２ては命令制御回路１から■ビッ
トリセット指示信号１０１を人力すると、Ｖビットリセ
ット信号１０２を汎用レジスタ３に出力し、汎用レジス
タ３のデータの有効無効を示すＶビット部３１の内容を
一括してリセットする。
トリセット指示信号１０１を人力すると、Ｖビットリセ
ット信号１０２を汎用レジスタ３に出力し、汎用レジス
タ３のデータの有効無効を示すＶビット部３１の内容を
一括してリセットする。
汎用レジスタ３は各々対応するＶビット部３１とデータ
部３２とからなり、Ｖビット部３１がら例外検出回路５
にＶビットデータ１０３が出力され、データ部３２のデ
ータが汎用レジスタ続出しパス１０４を介して演算器４
に送出される。
部３２とからなり、Ｖビット部３１がら例外検出回路５
にＶビットデータ１０３が出力され、データ部３２のデ
ータが汎用レジスタ続出しパス１０４を介して演算器４
に送出される。
演算器４では汎用レジスタ読出しパス１０４を介して汎
用レジスタ３のデータ部３２から送られてきたデータの
演算が行われ、その演算結果が汎用レジスタ書込みバス
１０５を介して汎用レジスタ３のデータ部３２に書込ま
れるとともに、該当する汎用レジスタ３のＶビットデー
タかＶビットセット指示信号１０６によりＶビット部３
１にセットされる。
用レジスタ３のデータ部３２から送られてきたデータの
演算が行われ、その演算結果が汎用レジスタ書込みバス
１０５を介して汎用レジスタ３のデータ部３２に書込ま
れるとともに、該当する汎用レジスタ３のＶビットデー
タかＶビットセット指示信号１０６によりＶビット部３
１にセットされる。
例外検出回路５ては汎用レジスタ３のデータ部３２から
データが読出されるとき、同時に読出されたＶビットデ
ータ１０３によって例外の検出か行われる。
データが読出されるとき、同時に読出されたＶビットデ
ータ１０３によって例外の検出か行われる。
すなわち、例外検出回路５はＶビット部３１がらのＶビ
ットデータＩｆ）３が“Ｏ“のときに、その汎用レジス
タ３が未書込みであると判定し、例外を検出してソフト
ウェアに報告する。
ットデータＩｆ）３が“Ｏ“のときに、その汎用レジス
タ３が未書込みであると判定し、例外を検出してソフト
ウェアに報告する。
この第１図を用いて本発明の一実施例の動作について説
明する。
明する。
命令制御回路］は命令発行制御デコーダ１１で新規プロ
グラムの起動が確認されると、Ｖビットリセット指示信
号１０１をＶビットリセット回路２に出力し、■ビット
リセット回路２により汎用レジスタ３のＶビット部３］
の内容を一括してリセット、すなわちＶビット部３コす
べてに“０”をセットする。
グラムの起動が確認されると、Ｖビットリセット指示信
号１０１をＶビットリセット回路２に出力し、■ビット
リセット回路２により汎用レジスタ３のＶビット部３］
の内容を一括してリセット、すなわちＶビット部３コす
べてに“０”をセットする。
この状態で、プログラムが実行されて演算器４の演算結
果が汎用レジスタ３に書込まれると、該当するＶビット
部３１に“１”がセットされる。
果が汎用レジスタ３に書込まれると、該当するＶビット
部３１に“１”がセットされる。
一方、汎用レジスタ３のデータ部３２からデータが読出
されて演算器４に送出されるときには、対応するＶビッ
ト部３１からＶビットデータが例外検出回路５に送出さ
れる。
されて演算器４に送出されるときには、対応するＶビッ
ト部３１からＶビットデータが例外検出回路５に送出さ
れる。
このとき、例外検出回路５ではＶビットデータが“１”
であれば、書込みか行われた汎用レジスタ３のデータ部
３２からの読出しであると判定し、Ｖビットデータが“
０”であれば、未書込みの汎用レジスタ３のデータ部３
２からの読出しであると判定し、これにより例外を検出
してソフトウェアに報告する。
であれば、書込みか行われた汎用レジスタ３のデータ部
３２からの読出しであると判定し、Ｖビットデータが“
０”であれば、未書込みの汎用レジスタ３のデータ部３
２からの読出しであると判定し、これにより例外を検出
してソフトウェアに報告する。
よって、プログラム実行時にソフトウェアのエラーによ
り書込みが行われていない汎用レジスタ３のデータ部３
２からデータが読出されても、そのデータに該当するＶ
ビットデータにより例外検出回路５で例外を検出するこ
とができるため、データの書込みが行われていない汎用
レジスタ３からデータを読出すというソフトウェア上の
エラを検出することができる。
り書込みが行われていない汎用レジスタ３のデータ部３
２からデータが読出されても、そのデータに該当するＶ
ビットデータにより例外検出回路５で例外を検出するこ
とができるため、データの書込みが行われていない汎用
レジスタ３からデータを読出すというソフトウェア上の
エラを検出することができる。
このように、新規プログラムの実行時に汎用レジスタ３
のＶビット部３１の内容をリセットし、そのプログラム
の実行により汎用レジスタ３にデータが書込まれるとき
に汎用レジスタ３のＶビット部３１に“］”をセセラす
るようにするとともに、汎用レジスタ３のデータ部３２
からデータが読出されるとき、該データに対応するＶビ
ットデータを例外検出回路５により判定するようにする
ことによって、データの書込みが行われていない汎用レ
ジスタ３からデータを読出すというソフトウェア上のエ
ラーを検出することができる。
のＶビット部３１の内容をリセットし、そのプログラム
の実行により汎用レジスタ３にデータが書込まれるとき
に汎用レジスタ３のＶビット部３１に“］”をセセラす
るようにするとともに、汎用レジスタ３のデータ部３２
からデータが読出されるとき、該データに対応するＶビ
ットデータを例外検出回路５により判定するようにする
ことによって、データの書込みが行われていない汎用レ
ジスタ３からデータを読出すというソフトウェア上のエ
ラーを検出することができる。
発明の詳細
な説明したように本発明によれば、新規プログラムの実
行時に汎用レジスタのデータの有効無効を示す情報を無
効とし、その後の汎用レジスタへのデータの書込み時に
該情報を有効とするとともに、汎用レジスタから読出さ
れたデータに対応する該情報が無効のときに例外を発生
するようにすることによって、データの書込みが行われ
ていない汎用レジスタからデータを読出すというソフト
ウェア上のエラーを検出することができるという効果が
ある。
行時に汎用レジスタのデータの有効無効を示す情報を無
効とし、その後の汎用レジスタへのデータの書込み時に
該情報を有効とするとともに、汎用レジスタから読出さ
れたデータに対応する該情報が無効のときに例外を発生
するようにすることによって、データの書込みが行われ
ていない汎用レジスタからデータを読出すというソフト
ウェア上のエラーを検出することができるという効果が
ある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 ］・・・・・・命令制御回路 ２・・・・・Ｖビラトリセラ ３・・・・・・汎用レジスタ ４・・・・・・演算器 ５・・・・・・例外検出回路 ３１・・・・・・Ｖビット部 ３２・・・・・・データ部 ト回路
る。 主要部分の符号の説明 ］・・・・・・命令制御回路 ２・・・・・Ｖビラトリセラ ３・・・・・・汎用レジスタ ４・・・・・・演算器 ５・・・・・・例外検出回路 ３１・・・・・・Ｖビット部 ３２・・・・・・データ部 ト回路
Claims (1)
- （１）新規プログラム実行時に、汎用レジスタのデータ
の有効無効を示す情報を無効とする無効化手段と、前記
無効化手段により前記情報が無効とされた前記汎用レジ
スタへのデータの書込み時に前記情報を有効とする有効
化手段と、前記汎用レジスタから読出されたデータに対
応する前記情報が無効のときに例外を発生する例外発生
手段とを設けたことを特徴とする汎用レジスタ例外検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156156A JPH0452734A (ja) | 1990-06-14 | 1990-06-14 | 汎用レジスタ例外検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156156A JPH0452734A (ja) | 1990-06-14 | 1990-06-14 | 汎用レジスタ例外検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0452734A true JPH0452734A (ja) | 1992-02-20 |
Family
ID=15621575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156156A Pending JPH0452734A (ja) | 1990-06-14 | 1990-06-14 | 汎用レジスタ例外検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0452734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4095698A4 (en) * | 2020-01-20 | 2023-03-15 | Fujitsu Limited | PROCESSOR, SIMULATION PROGRAM, ASSEMBLER PROGRAM AND INFORMATION PROCESSING PROGRAM |
-
1990
- 1990-06-14 JP JP2156156A patent/JPH0452734A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4095698A4 (en) * | 2020-01-20 | 2023-03-15 | Fujitsu Limited | PROCESSOR, SIMULATION PROGRAM, ASSEMBLER PROGRAM AND INFORMATION PROCESSING PROGRAM |
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