JPH0667982A - アドレス変換方式 - Google Patents
アドレス変換方式Info
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- JPH0667982A JPH0667982A JP4216694A JP21669492A JPH0667982A JP H0667982 A JPH0667982 A JP H0667982A JP 4216694 A JP4216694 A JP 4216694A JP 21669492 A JP21669492 A JP 21669492A JP H0667982 A JPH0667982 A JP H0667982A
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- Japan
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- memory
- page descriptor
- address
- circuit
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Abstract
(57)【要約】
【目的】アドレス変換機構を有する情報処理装置におい
て、主記憶装置上にあるページ記述子のメモリアクセス
とページ記述子のフラグ情報の更新とを高速に処理す
る。 【構成】情報処理装置のアドレス変換方式において、ペ
ージ記述子のフラグ更新を行うフラグ更新回路６と、主
記憶装置１０に対してページ記述子のフラグ更新を行う
時に、キャッシュメモリ９に対してもページ記述子の登
録を行うメモリアクセス回路８とを備える。これによ
り、フラグ更新動作が高速に行え、更に、主記憶装置１
０へのページ記述子更新と同時に更新後のページ記述子
がキャッシュメモリ９にも登録されるため、後に同じペ
ージ記述子を読み出す必要がある場合に、キャッシュメ
モリ９からページ記述子が読み出せ、不必要なメモリア
クセスを行う必要がなく、処理の高速化が図れる。
て、主記憶装置上にあるページ記述子のメモリアクセス
とページ記述子のフラグ情報の更新とを高速に処理す
る。 【構成】情報処理装置のアドレス変換方式において、ペ
ージ記述子のフラグ更新を行うフラグ更新回路６と、主
記憶装置１０に対してページ記述子のフラグ更新を行う
時に、キャッシュメモリ９に対してもページ記述子の登
録を行うメモリアクセス回路８とを備える。これによ
り、フラグ更新動作が高速に行え、更に、主記憶装置１
０へのページ記述子更新と同時に更新後のページ記述子
がキャッシュメモリ９にも登録されるため、後に同じペ
ージ記述子を読み出す必要がある場合に、キャッシュメ
モリ９からページ記述子が読み出せ、不必要なメモリア
クセスを行う必要がなく、処理の高速化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、アドレス変換方式に関
し、特にページ記述子に含まれる使用済みビッドと書き
込み終了ビットの更新方式に関する。
し、特にページ記述子に含まれる使用済みビッドと書き
込み終了ビットの更新方式に関する。
【０００２】
【従来の技術】従来のアドレス変換方式は、マイクロプ
ログラムの内容によりメモリアクセス及び演算処理の制
御を行うマイクロプログラム制御回路と、メモリアクセ
スが書き込みであるか、もしくは読み出しであるかなど
のメモリアクセス形態情報を格納するメモリアクセスコ
マンドレジスタと、論理アドレスから物理アドレスに変
換するアドレス変換回路と、主記憶装置から読み出した
ページ記述子の内容を保持する汎用レジスタと、メモリ
アクセスコマンドレジスタのメモリアクセス形態情報及
びアドレス変換回路の物理アドレス情報から、主記憶装
置及びキャッシュメモリに対してメモリアクセスを行う
メモリアクセス回路とで構成される。
ログラムの内容によりメモリアクセス及び演算処理の制
御を行うマイクロプログラム制御回路と、メモリアクセ
スが書き込みであるか、もしくは読み出しであるかなど
のメモリアクセス形態情報を格納するメモリアクセスコ
マンドレジスタと、論理アドレスから物理アドレスに変
換するアドレス変換回路と、主記憶装置から読み出した
ページ記述子の内容を保持する汎用レジスタと、メモリ
アクセスコマンドレジスタのメモリアクセス形態情報及
びアドレス変換回路の物理アドレス情報から、主記憶装
置及びキャッシュメモリに対してメモリアクセスを行う
メモリアクセス回路とで構成される。
【０００３】この従来のアドレス変換方式では、主記憶
装置の任意のページに対するメモリアクセスの過程で、
主記憶装置上に置かれるページ記述子の使用済みビット
及び書き込み終了ヒッド（ページに対してメモリアクセ
スがあったことを示す情報及びページに対し書き込みが
あったことを示す情報であって、以後、フラグ情報と呼
ぶ）の更新（以後フラグ更新と呼ぶ）が必要になると、
ハードウェアがそれを検出し、実行中のメモリアクセス
を中断してマイクロプログラムの制御で動作するフラグ
更新処理（ページ記述子の使用済みビットが未使用であ
れば使用済み状態にセットし、また、書き込み終了ビッ
トが未書き込み状態で、更に実行途中のメモリアクセス
が書き込み動作であれば書き込み積み状態となるように
セットする処理）が実行される。
装置の任意のページに対するメモリアクセスの過程で、
主記憶装置上に置かれるページ記述子の使用済みビット
及び書き込み終了ヒッド（ページに対してメモリアクセ
スがあったことを示す情報及びページに対し書き込みが
あったことを示す情報であって、以後、フラグ情報と呼
ぶ）の更新（以後フラグ更新と呼ぶ）が必要になると、
ハードウェアがそれを検出し、実行中のメモリアクセス
を中断してマイクロプログラムの制御で動作するフラグ
更新処理（ページ記述子の使用済みビットが未使用であ
れば使用済み状態にセットし、また、書き込み終了ビッ
トが未書き込み状態で、更に実行途中のメモリアクセス
が書き込み動作であれば書き込み積み状態となるように
セットする処理）が実行される。
【０００４】また、メモリアクセス時の論理アドレスか
ら物理アドレスに変換するための情報がアドレス変換回
路に登録されていない（以後ミス・ヒット呼ぶ）とハー
ドウェアがそれを検出し、実行中のメモリアクセスを中
断してマイクロプログラムの制御で動作するアドレス変
換処理が実行される。
ら物理アドレスに変換するための情報がアドレス変換回
路に登録されていない（以後ミス・ヒット呼ぶ）とハー
ドウェアがそれを検出し、実行中のメモリアクセスを中
断してマイクロプログラムの制御で動作するアドレス変
換処理が実行される。
【０００５】アドレス変換処理及びフラグ更新処理で
は、まず、中断されたメモリアクセスの論理アドレスの
セグメント番号とページ番号とを元に主記憶装置上のセ
グメント表及びページ表をアクセスしてページ記述子を
読み出す。更に、マイクロプログラムの処理によりペー
ジ記述子の使用済みビットが未使用の状態であれば使用
済みとなるように更新し、また、書き込み終了ビットが
未書き込みの状態で、更にメモリアクセスコマントレジ
スタのアクセス形態情報が書き込み動作であれば、書き
込み済みの状態となるように書き込み終了ビットを更新
して新たにページ記述子データを生成する。このページ
記述子データを生成した後、ページ記述子の物理アドレ
ス情報と使用済みビット及び書き込み終了ビットをアド
レス変換回路に登録する。
は、まず、中断されたメモリアクセスの論理アドレスの
セグメント番号とページ番号とを元に主記憶装置上のセ
グメント表及びページ表をアクセスしてページ記述子を
読み出す。更に、マイクロプログラムの処理によりペー
ジ記述子の使用済みビットが未使用の状態であれば使用
済みとなるように更新し、また、書き込み終了ビットが
未書き込みの状態で、更にメモリアクセスコマントレジ
スタのアクセス形態情報が書き込み動作であれば、書き
込み済みの状態となるように書き込み終了ビットを更新
して新たにページ記述子データを生成する。このページ
記述子データを生成した後、ページ記述子の物理アドレ
ス情報と使用済みビット及び書き込み終了ビットをアド
レス変換回路に登録する。
【０００６】次に、メモリアクセス回路によって、主記
憶装置上にあるページ記述子の使用済みビットと書き込
み終了ビット更新するためのコマンド及びアドレスを主
記憶装置に出力する。これにより、主記憶装置ではコマ
ンドの内容に従ってアドレが示す主記憶上の使用済みビ
ット及び書き込み終了ビットが更新される。同時に、キ
ャッシュメモリに保持されている更新前のページ記述子
データが主記憶装置のページ記述子データと一致しなく
なるため、メモリアクセス回路によってキャッシュメモ
リのデータの有効性を示す有効ビットをリセットする。
そして、主記憶装置上のページ記述子の更新とキャッシ
ュメモリの有効ビットのリセットとによってフラグ更新
処理を終了し、中断されていたメモリアクセスを再開す
る。
憶装置上にあるページ記述子の使用済みビットと書き込
み終了ビット更新するためのコマンド及びアドレスを主
記憶装置に出力する。これにより、主記憶装置ではコマ
ンドの内容に従ってアドレが示す主記憶上の使用済みビ
ット及び書き込み終了ビットが更新される。同時に、キ
ャッシュメモリに保持されている更新前のページ記述子
データが主記憶装置のページ記述子データと一致しなく
なるため、メモリアクセス回路によってキャッシュメモ
リのデータの有効性を示す有効ビットをリセットする。
そして、主記憶装置上のページ記述子の更新とキャッシ
ュメモリの有効ビットのリセットとによってフラグ更新
処理を終了し、中断されていたメモリアクセスを再開す
る。
【０００７】
【発明が解決しようとする課題】この従来のアドレス変
換方式では、ページに対する最初のアクセスが読み出し
の場合、主記憶装置対してフラグ更新処理を行う時に、
キャッシュメモリに登録されているページ記述子データ
を消去しているため、この後、同じページに対するメモ
リアクセスがミス・ヒットした場合には、アドレス変換
処理の中でページ記述子を再度主記憶装置から読み出さ
なけれなならず、処理速度の低下を招いていた。
換方式では、ページに対する最初のアクセスが読み出し
の場合、主記憶装置対してフラグ更新処理を行う時に、
キャッシュメモリに登録されているページ記述子データ
を消去しているため、この後、同じページに対するメモ
リアクセスがミス・ヒットした場合には、アドレス変換
処理の中でページ記述子を再度主記憶装置から読み出さ
なけれなならず、処理速度の低下を招いていた。
【０００８】また、フラグ更新処理では、主記憶装置か
ら読み出したページ記述子のフラグを更新して新たにペ
ージ記述子データを生成し、更にアドレス変換回路への
ページ記述子情報の登録と、主記憶装置上のページ記述
子のフラグを更新するという動作の一つひとつがマイク
ロプログラムの制御によって行われていたため、処理速
度の低下を招くという欠点があった。
ら読み出したページ記述子のフラグを更新して新たにペ
ージ記述子データを生成し、更にアドレス変換回路への
ページ記述子情報の登録と、主記憶装置上のページ記述
子のフラグを更新するという動作の一つひとつがマイク
ロプログラムの制御によって行われていたため、処理速
度の低下を招くという欠点があった。
【０００９】
【課題を解決するための手段】第１の発明のアドレス変
換方式は、マイクロプログラムの内容によりメモリアク
セス及び演算処理の制御を行うマイクロプログラム制御
回路と、メモリアクセスが書き込みであるか読み出して
あるかなどのアクセス形態情報を格納するメモリアクセ
スコマンドレジスタと、マイクロプログラム制御回路か
ら出力された論理アドレスを主記憶の物理アドレスに変
換するアドレス変換回路と、主記憶装置またはキャッシ
ュメモリから読み出したページ記述子の内容を保持する
汎用レジスタと、マイクロプログラムの処理によって汎
用レジスタに格納されているページ記述子の使用済みビ
ット及び書き込み終了ビットを更新した後、主記憶装置
上にあるページ記述子の使用済みビット及び書き込み終
了ビットの更新を行うために、主記憶装置に大してメモ
リアクセスを行う機能、及び更新後のページ記述子デー
タをキャッシュメモリに対しても登録する機能を有する
メモリアクセス回路とを備えている。
換方式は、マイクロプログラムの内容によりメモリアク
セス及び演算処理の制御を行うマイクロプログラム制御
回路と、メモリアクセスが書き込みであるか読み出して
あるかなどのアクセス形態情報を格納するメモリアクセ
スコマンドレジスタと、マイクロプログラム制御回路か
ら出力された論理アドレスを主記憶の物理アドレスに変
換するアドレス変換回路と、主記憶装置またはキャッシ
ュメモリから読み出したページ記述子の内容を保持する
汎用レジスタと、マイクロプログラムの処理によって汎
用レジスタに格納されているページ記述子の使用済みビ
ット及び書き込み終了ビットを更新した後、主記憶装置
上にあるページ記述子の使用済みビット及び書き込み終
了ビットの更新を行うために、主記憶装置に大してメモ
リアクセスを行う機能、及び更新後のページ記述子デー
タをキャッシュメモリに対しても登録する機能を有する
メモリアクセス回路とを備えている。
【００１０】第２の発明のアドレス変換方式は、第１の
発明のアドレス変換方式に、主記憶装置に対してページ
記述子の使用済みビット及び書き込み終了ビットの更新
を行う際に、メモリアクセスコマンドレジスタに格納さ
れているメモリアクセス形態情報に従って汎用レジスタ
に格納されているページ記述子の使用済みビット及び書
き込み終了ビットを更新し、キャッシュメモリに登録す
るためのページ記述子データを生成するフラグ更新回路
を備えている。
発明のアドレス変換方式に、主記憶装置に対してページ
記述子の使用済みビット及び書き込み終了ビットの更新
を行う際に、メモリアクセスコマンドレジスタに格納さ
れているメモリアクセス形態情報に従って汎用レジスタ
に格納されているページ記述子の使用済みビット及び書
き込み終了ビットを更新し、キャッシュメモリに登録す
るためのページ記述子データを生成するフラグ更新回路
を備えている。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明のアドレス変換方式の一実施
例を示すブロック図である。本発明のアドレス変換方式
は、図１において、マイクロプログラムの内容により汎
用レジスタ５とフラグ更新回路６とメモリアクセスコマ
ンドレジスタ４との制御を行うマイクロプログラム制御
回路１と、論理アドレスに対応するページ記述子の使用
済みビット及び書き込み終了ビット情報と物理アドレス
情報とを保持し、更に、論理アドレス物理アドレスに変
換するアドレス変換回路２と、マイクロプログラム制御
回路１からメモリアクセス指示がある時に、メモリアク
セス形態情報を格納するメモリアクセスコマンドレジス
タ４と、マイクロプログラム制御回路１の制御により、
メモリアクセス回路３からのメモリアクセスデータを保
持する汎用レジスタ５と、メモリアクセスコマンドレジ
スタ４のメモリアクセス形態情報から汎用レジスタ５に
格納されているページ記述子の使用済みビット及び書き
込み終了ビットの更新を行い、アドレス変換回路２及び
キャッシュメモリ７へ登録するページ記述子データを生
成するフラグ更新回路６と、主記憶装置１０に対してペ
ージ記述子の使用済みビット及び書き込み終了ビットの
更新を行う時に、キャッシュメモリ７に対しても更新後
のページ記述子データを登録する機能を有するメモリア
クセス回路３と、メモリアクセス回路３の制御により主
記憶装置１０か読み出したデータを保持するキャッシュ
メモリ７とで中央処理装置１２が構成され、更に、その
中央処理装置１２と、主記憶装置１０と、入出力制御装
置１１と、これらを接続するシステム・バス１１０とで
情報処理装置が構成されている。
例を示すブロック図である。本発明のアドレス変換方式
は、図１において、マイクロプログラムの内容により汎
用レジスタ５とフラグ更新回路６とメモリアクセスコマ
ンドレジスタ４との制御を行うマイクロプログラム制御
回路１と、論理アドレスに対応するページ記述子の使用
済みビット及び書き込み終了ビット情報と物理アドレス
情報とを保持し、更に、論理アドレス物理アドレスに変
換するアドレス変換回路２と、マイクロプログラム制御
回路１からメモリアクセス指示がある時に、メモリアク
セス形態情報を格納するメモリアクセスコマンドレジス
タ４と、マイクロプログラム制御回路１の制御により、
メモリアクセス回路３からのメモリアクセスデータを保
持する汎用レジスタ５と、メモリアクセスコマンドレジ
スタ４のメモリアクセス形態情報から汎用レジスタ５に
格納されているページ記述子の使用済みビット及び書き
込み終了ビットの更新を行い、アドレス変換回路２及び
キャッシュメモリ７へ登録するページ記述子データを生
成するフラグ更新回路６と、主記憶装置１０に対してペ
ージ記述子の使用済みビット及び書き込み終了ビットの
更新を行う時に、キャッシュメモリ７に対しても更新後
のページ記述子データを登録する機能を有するメモリア
クセス回路３と、メモリアクセス回路３の制御により主
記憶装置１０か読み出したデータを保持するキャッシュ
メモリ７とで中央処理装置１２が構成され、更に、その
中央処理装置１２と、主記憶装置１０と、入出力制御装
置１１と、これらを接続するシステム・バス１１０とで
情報処理装置が構成されている。
【００１３】次に、本実施例の動作について説明する。
【００１４】まず、中央処理装置１２から主記憶装置１
０に対してメモリアクセスを行う時に、マイクロプログ
ラム制御回路１からの論理アドレスをアドレス変換回路
２によって物理アドレスに変換し、同時にアドレス変換
回路２から論理アドレスに対応するページ記述子情報
（使用済みビットと書き込み終了ビット）を読み出し、
それらの情報を物理アドレス信号１０５を介してメモリ
アクセス回路３に出力する。
０に対してメモリアクセスを行う時に、マイクロプログ
ラム制御回路１からの論理アドレスをアドレス変換回路
２によって物理アドレスに変換し、同時にアドレス変換
回路２から論理アドレスに対応するページ記述子情報
（使用済みビットと書き込み終了ビット）を読み出し、
それらの情報を物理アドレス信号１０５を介してメモリ
アクセス回路３に出力する。
【００１５】メモリアクセス回路３では、メモリアクセ
スコマンドレジスタ４のアクセス形態情報と、ページ記
述子情報とから主記憶装置１０上のページ記述子のフラ
グを更新する必要があるかどうかを検出し、フラグ更新
が必要であれば、マイクロプログラム制御回路１に割り
込み信号１０９を出力してページ記述子更新プログラム
の実行指示を行う。そして、マイクロプログラム制御回
路１は割り込み信号１０９を入力すると、現在実行中の
マイクロプログラムを中断してページ記述子更新プログ
ラムが起動される。
スコマンドレジスタ４のアクセス形態情報と、ページ記
述子情報とから主記憶装置１０上のページ記述子のフラ
グを更新する必要があるかどうかを検出し、フラグ更新
が必要であれば、マイクロプログラム制御回路１に割り
込み信号１０９を出力してページ記述子更新プログラム
の実行指示を行う。そして、マイクロプログラム制御回
路１は割り込み信号１０９を入力すると、現在実行中の
マイクロプログラムを中断してページ記述子更新プログ
ラムが起動される。
【００１６】次に、このページ記述子更新プログラムの
動作について説明する。
動作について説明する。
【００１７】ページ記述子更新プログラムが記述される
と、まず、マイクロプログラム制御回路１の制御によ
り、中断されたメモリアクセスの論理アドレスに含まれ
るセグメント番号とページ番号とを基に主記憶装置１０
に置かれたセグメント表及びページ表をアクセスしてペ
ージ記述子を読み出し、読み出したページ記述子を汎用
レジスタ５に格納する。次に、フラグ更新回路６により
メモリアクセスコマンドレジスタ４のメモリアクセス形
態情報から汎用レジスタ５に格納してあるページ記述子
のフラグを更新してメモリアクセス回路３に出力し、同
時にアドレス変換回路２にページ記述子のフラグ情報を
登録する。
と、まず、マイクロプログラム制御回路１の制御によ
り、中断されたメモリアクセスの論理アドレスに含まれ
るセグメント番号とページ番号とを基に主記憶装置１０
に置かれたセグメント表及びページ表をアクセスしてペ
ージ記述子を読み出し、読み出したページ記述子を汎用
レジスタ５に格納する。次に、フラグ更新回路６により
メモリアクセスコマンドレジスタ４のメモリアクセス形
態情報から汎用レジスタ５に格納してあるページ記述子
のフラグを更新してメモリアクセス回路３に出力し、同
時にアドレス変換回路２にページ記述子のフラグ情報を
登録する。
【００１８】この後、メモリアクセス回路３は主記憶装
置１０に対してフラグ更新のためのメモリアクセス要求
を主記憶装置１０に出力する。そして、主記憶装置１０
でメモリアクセス要求が受け付けられたならば、システ
ムバス１１０に対してページ記述子のフラグ更新を行う
コマンド及びアドレスが出力される。同時に、メモリア
クセス回路３によってフラグ更新後のページ記述子をキ
ャッシュメモリ７に書き込む。
置１０に対してフラグ更新のためのメモリアクセス要求
を主記憶装置１０に出力する。そして、主記憶装置１０
でメモリアクセス要求が受け付けられたならば、システ
ムバス１１０に対してページ記述子のフラグ更新を行う
コマンド及びアドレスが出力される。同時に、メモリア
クセス回路３によってフラグ更新後のページ記述子をキ
ャッシュメモリ７に書き込む。
【００１９】ページ記述子更新プログラムは、ここまで
の処理を行った後ページ記述子更新プログラムを終了
し、マイクロプログラム制御回路１の制御により割り込
み元の処理が再開され、中断されていたメモリアクセス
も再開されフラグ更新処理を終了する。
の処理を行った後ページ記述子更新プログラムを終了
し、マイクロプログラム制御回路１の制御により割り込
み元の処理が再開され、中断されていたメモリアクセス
も再開されフラグ更新処理を終了する。
【００２０】
【発明の効果】以上説明したように本発明は、ページ記
述子の使用済みビットのフラグ更新処理を行う時に、キ
ャッシュメモリに登録されているページ記述子データを
消去せずそのまま残しておくことにより、後に同じペー
ジに対するメモリアクセスがミス・ヒットした場合に、
アドレス変換処理の中でページ記述子を再度主記憶装置
から読み出さなくてもキャッシュメモリから読み出せる
ため、不必要なメモリアクセスを行う必要がなく処理の
高速化が図れるという効果を有する。
述子の使用済みビットのフラグ更新処理を行う時に、キ
ャッシュメモリに登録されているページ記述子データを
消去せずそのまま残しておくことにより、後に同じペー
ジに対するメモリアクセスがミス・ヒットした場合に、
アドレス変換処理の中でページ記述子を再度主記憶装置
から読み出さなくてもキャッシュメモリから読み出せる
ため、不必要なメモリアクセスを行う必要がなく処理の
高速化が図れるという効果を有する。
【００２１】また、フラグ更新回路を設けることによ
り、ページ記述子の使用済みビット及び書き込み終了ビ
ットの更新処理として、従来は数ステップのマイクロプ
ログラムによって実行していたものが、１ステップのマ
イクロプログラムによって実行できるため、マイクロプ
ログラムのステップ数が削減でき、処理の高速化が図れ
るという効果を有する。
り、ページ記述子の使用済みビット及び書き込み終了ビ
ットの更新処理として、従来は数ステップのマイクロプ
ログラムによって実行していたものが、１ステップのマ
イクロプログラムによって実行できるため、マイクロプ
ログラムのステップ数が削減でき、処理の高速化が図れ
るという効果を有する。
【図１】本発明の一実施例を示すブロック図である。
１ マイクロプラグラム制御回路 ２ アドレス変換回路 ３ メモリアクセス回路 ４ メモリアクセスコマンドレジスタ ５ 汎用レジスタ ６ フラグ更新回路 ７ キャッシュメモリ ８ 主記憶装置 ９ 入出力制御装置 １０ 中央処理装置 １０１ コマンド信号 １０２ データ信号 １０３ フラグ更新データ １０４ 論理アドレス信号 １０５ 物理アドレス信号 １０６ アドレス、データ信号 １０７ コマンド、アドレス、データ信号 １０８ マイクロプログラム制御信号 １０９ 割り込み信号 １１０ システムバス １１１ キャッシュメモリ制御信号
Claims (2)
- 【請求項１】 論理アドレスをセグメンテーションとペ
ージングにより物理アドレスに変換するアドレス変換機
能及びキャッシュメモリを有し、マイクロプログラムで
制御される中央処理装置と主記憶装置と入出力制御装置
とを備える情報処理装置において、マイクロプログラム
の内容によりメモリアクセス及び演算処理の制御を行う
マイクロプログラム制御回路と、前記メモリアクセスが
書き込みであるか読み出しであるかなどのアクセス形態
情報を格納するメモリアクセスコマンドレジスタと、前
記マイクロプログラム制御回路から出力される論理アド
レスを主記憶の物理アドレスに変換するアドレス変換回
路と、前記主記憶装置または前記キャッシュメモリから
読み出したページ記述子の内容を保持する汎用レジスタ
と、前記マイクロプログラムの処理によって前記汎用レ
ジスタに格納されているページ記述子の使用済みビット
及び書き込み終了ビットを更新した後、前記主記憶装置
上にあるページ記述子の使用済みビット及び書き込み終
了ビットの更新を行うために、前記主記憶装置に対しメ
モリアクセスを行う機能、及び更新後のページ記述子デ
ータを前記キャッシュメモリに対し登録する機能を有す
メモリアクセス回路とを備えることを特徴とするアドレ
ス変換方式。 - 【請求項２】 請求項１記載のアドレス変換方式におい
て、前記主記憶装置に対してページ記述子の使用済みビ
ット及び書き込み終了ビットの更新を行う際に、前記メ
モリアクセスコマンドレジスタに格納されているメモリ
アクセス形態情報に従って前記汎用レジスタに格納され
ているページ記述子の使用済みビット及び書き込み終了
ビットを更新し、前記キャッシュメモリに登録するため
のページ記述子データを生成するフラグ更新回路を備え
ることを特徴とするアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216694A JPH0667982A (ja) | 1992-08-14 | 1992-08-14 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4216694A JPH0667982A (ja) | 1992-08-14 | 1992-08-14 | アドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0667982A true JPH0667982A (ja) | 1994-03-11 |
Family
ID=16692461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4216694A Pending JPH0667982A (ja) | 1992-08-14 | 1992-08-14 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0667982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245370B2 (en) | 2012-01-13 | 2016-01-26 | Fujitsu Limited | Image drawing apparatus, computer-readable medium storing program, and method of the same |
-
1992
- 1992-08-14 JP JP4216694A patent/JPH0667982A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9245370B2 (en) | 2012-01-13 | 2016-01-26 | Fujitsu Limited | Image drawing apparatus, computer-readable medium storing program, and method of the same |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991116 |