JP2802109B2 - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想計算機システムにおいてのメモリアク
セス制御方式に関し、特に、ホストが発行するゲスト空
間を直接アクセスするための命令を高速に実行できるよ
うにするメモリアクセス制御方式に関するものである。
セス制御方式に関し、特に、ホストが発行するゲスト空
間を直接アクセスするための命令を高速に実行できるよ
うにするメモリアクセス制御方式に関するものである。
１台の実計算機のもとで複数台の仮想計算機を動作さ
せる仮想計算機システムでは、ホストより直接ゲスト空
間をアクセスする命令が定義されている。この命令は、
ホストが直前に走行したゲストの命令をソフトウェアシ
ミュレーションにより仮想的に実行する場合に、ホスト
・ゲスト間でデータの転送を行うために使用される命令
である。従来、このホスト・ゲスト間のデータ転送を行
う命令はファームウェアで実行されるよう構成されてい
た。
せる仮想計算機システムでは、ホストより直接ゲスト空
間をアクセスする命令が定義されている。この命令は、
ホストが直前に走行したゲストの命令をソフトウェアシ
ミュレーションにより仮想的に実行する場合に、ホスト
・ゲスト間でデータの転送を行うために使用される命令
である。従来、このホスト・ゲスト間のデータ転送を行
う命令はファームウェアで実行されるよう構成されてい
た。
次に、第３図に従って、従来技術について詳細に説明
する。図中、Ａはメモリ上におけるホスト、ゲスト、フ
ァームウェアの領域を示したものであり、Ｂはホスト領
域上にとられるゲスト資源の管理データ（PSW・制御レ
ジスタ情報等とゲスト空間の上限・下限アドレス）を示
したものであり、Ｃはファームウェア領域上にとられる
ホスト資源の管理データ（PSW・制御レジスタ情報等と
ホスト空間の上限・下限アドレス）及びゲスト資源の管
理データ（PSW・制御レジスタ情報等とゲスト空間の上
限・下限アドレス）を示したものである。なお図中で
は、ゲスト空間の上限アドレスをGABR情報、ゲスト空間
の下限アドレスをGALR情報、ホスト空間の上限アドレス
をHABR情報、ホスト空間の下限アドレスをHALR情報と記
述してある。
する。図中、Ａはメモリ上におけるホスト、ゲスト、フ
ァームウェアの領域を示したものであり、Ｂはホスト領
域上にとられるゲスト資源の管理データ（PSW・制御レ
ジスタ情報等とゲスト空間の上限・下限アドレス）を示
したものであり、Ｃはファームウェア領域上にとられる
ホスト資源の管理データ（PSW・制御レジスタ情報等と
ホスト空間の上限・下限アドレス）及びゲスト資源の管
理データ（PSW・制御レジスタ情報等とゲスト空間の上
限・下限アドレス）を示したものである。なお図中で
は、ゲスト空間の上限アドレスをGABR情報、ゲスト空間
の下限アドレスをGALR情報、ホスト空間の上限アドレス
をHABR情報、ホスト空間の下限アドレスをHALR情報と記
述してある。
先ず最初に、ホストからゲスト＃１に起動命令が発行
されると、ホストからファームウェアにプログラム割込
でこの起動命令が通知される。この通知を受け取ると、
ファームウェアは、ファームウェア内の対応する領域に
走行されていたホストのPSW・制御レジスタ情報等を退
避させる。次に、起動しようとするゲスト＃１のゲスト
資源をホスト領域より読み出してファームウェア内の対
応する領域に格納するとともに、第４図に示すように、
実ハードウェア上の実PSWレジスタ３とゲスト空間上限
アドレスレジスタ42とゲスト空間下限アドレスレジスタ
43のそれぞれに、ホスト領域から読み出されたゲスト＃
１のPSW、GABR情報、GALR情報を設定してゲスト＃１を
起動する。なお、第４図中、40はHABR情報を格納するホ
スト空間上限アドレスレジスタ、41はHALR情報を格納す
るホスト空間下限アドレスレジスタである。
されると、ホストからファームウェアにプログラム割込
でこの起動命令が通知される。この通知を受け取ると、
ファームウェアは、ファームウェア内の対応する領域に
走行されていたホストのPSW・制御レジスタ情報等を退
避させる。次に、起動しようとするゲスト＃１のゲスト
資源をホスト領域より読み出してファームウェア内の対
応する領域に格納するとともに、第４図に示すように、
実ハードウェア上の実PSWレジスタ３とゲスト空間上限
アドレスレジスタ42とゲスト空間下限アドレスレジスタ
43のそれぞれに、ホスト領域から読み出されたゲスト＃
１のPSW、GABR情報、GALR情報を設定してゲスト＃１を
起動する。なお、第４図中、40はHABR情報を格納するホ
スト空間上限アドレスレジスタ、41はHALR情報を格納す
るホスト空間下限アドレスレジスタである。
その後、ゲスト＃１よりホストでのソフトウェアシミ
ュレーションを行う命令が発行されると、ファームウェ
アは、ファームウェア内の対応する領域に走行されてい
たゲスト＃１のPSW・制御レジスタ情報等を退避させて
から、退避させてあるファームウェア領域のホスト資源
のPSWを実PSWレジスタ３に設定してホストを起動するよ
う処理する。
ュレーションを行う命令が発行されると、ファームウェ
アは、ファームウェア内の対応する領域に走行されてい
たゲスト＃１のPSW・制御レジスタ情報等を退避させて
から、退避させてあるファームウェア領域のホスト資源
のPSWを実PSWレジスタ３に設定してホストを起動するよ
う処理する。
このようにしてソフトウェアシミュレーションの実行
に入るときにあって、ホストでゲスト空間を直接アクセ
スするためのゲストアクセス命令が発行されると、実計
算機上のハードウェアではホストのPSWしかもっていな
いために、ゲスト＃１のアドレスモード情報（その仮想
計算機がどういうアドレス形式をとっているのかという
情報）とキー情報（主記憶を管理するためにページ単位
に設けられている制御ビット）とが分からず、これから
ホストは、ファームウェアにプログラム割込を通知し
て、ファームウェアにこのホスト・ゲスト間のデータ転
送命令を実行してもらうよう処理していた。すなわち、
ファームウェアが、ファームウェア領域にあるゲスト＃
１のアドレスモード情報とキー情報とに従ってゲスト＃
１のゲスト空間をアクセスするためのアドレスを求める
ことで、ホスト・ゲスト間のデータ転送を実行するよう
処理していたのである。
に入るときにあって、ホストでゲスト空間を直接アクセ
スするためのゲストアクセス命令が発行されると、実計
算機上のハードウェアではホストのPSWしかもっていな
いために、ゲスト＃１のアドレスモード情報（その仮想
計算機がどういうアドレス形式をとっているのかという
情報）とキー情報（主記憶を管理するためにページ単位
に設けられている制御ビット）とが分からず、これから
ホストは、ファームウェアにプログラム割込を通知し
て、ファームウェアにこのホスト・ゲスト間のデータ転
送命令を実行してもらうよう処理していた。すなわち、
ファームウェアが、ファームウェア領域にあるゲスト＃
１のアドレスモード情報とキー情報とに従ってゲスト＃
１のゲスト空間をアクセスするためのアドレスを求める
ことで、ホスト・ゲスト間のデータ転送を実行するよう
処理していたのである。
しかしながら、このような従来技術では、ホストが発
行するゲスト空間を直接アクセスするための命令をファ
ームウェアが実行するという構成をとることから、ホス
トが実行するソフトウェアシミュレーションに多大な処
理時間を要してしまうという問題点があった。
行するゲスト空間を直接アクセスするための命令をファ
ームウェアが実行するという構成をとることから、ホス
トが実行するソフトウェアシミュレーションに多大な処
理時間を要してしまうという問題点があった。
本発明はかかる事情に鑑みてなされたものであって、
ホストが発行するゲスト空間を直接アクセスするための
命令を高速で実行できるようにする新たなメモリアクセ
ス制御方式を提供することを目的とするものである。
ホストが発行するゲスト空間を直接アクセスするための
命令を高速で実行できるようにする新たなメモリアクセ
ス制御方式を提供することを目的とするものである。
第１図は本発明の原理構成図である。
図中、１はPSWレジスタであって、走行中の空間のPSW
を格納するもの、２は拡張制御レジスタであって、PSW
レジスタ１のPSWを修飾するための修飾データを格納す
るもの、３は実PSWレジスタであって、拡張制御レジス
タ２の修飾データにより修飾されたPSWを格納するも
の、４はステート制御部であって、ホストとゲストが走
行中には“1"を出力し、ファームウェアが走行中には
“0"を出力するもの、５は命令の制御を実行するマイク
ロプログラムであって、ソフトウェアシミュレーション
の実行中にホストからゲスト空間を直接アクセスするた
めのゲストアクセス命令が発行されるときには“1"を出
力するよう制御するもの、６はANDゲートであって、ホ
ストの走行中にマイクロプログラム５からゲストアクセ
ス命令が送出されるときに“1"を出力するもの、７は記
憶手段であって、ゲストの走行中にイネーブル状態に設
定されて、PSWレジスタ１のPSW中のキー情報と実PSWレ
ジスタ３の修飾されたPSW中のアドレスモード情報とを
順次更新しながら格納していくとともに、ファームウェ
アを介してホストに制御が移されるときにディスイネー
ブル状態に設定されて、ディスイネーブル状態に設定さ
れた時点のキー情報及びアドレスモード情報を保持する
ように処理するもの、８は選択手段であって、ANDゲー
ト６から“0"が出力されるときには、PSWレジスタ１のP
SW中のキー情報と実PSWレジスタ３の修飾されたPSW中の
アドレスモード情報とを選択し、ANDゲート６から“1"
が出力されるときには、記憶手段７に保持されているキ
ー情報とアドレスモード情報とを選択するもの、９は動
作AM/KEYレジスタであって、選択手段８が選択出力する
キー情報及びアドレスモード情報を格納するもの、10は
有効アドレス加算器であって、動作AM/KEYレジスタ９の
アドレスモード情報の指定に従ってベースアドレスとイ
ンデックスとディスプレイスメントとからメモリアドレ
スを算出するものである。
を格納するもの、２は拡張制御レジスタであって、PSW
レジスタ１のPSWを修飾するための修飾データを格納す
るもの、３は実PSWレジスタであって、拡張制御レジス
タ２の修飾データにより修飾されたPSWを格納するも
の、４はステート制御部であって、ホストとゲストが走
行中には“1"を出力し、ファームウェアが走行中には
“0"を出力するもの、５は命令の制御を実行するマイク
ロプログラムであって、ソフトウェアシミュレーション
の実行中にホストからゲスト空間を直接アクセスするた
めのゲストアクセス命令が発行されるときには“1"を出
力するよう制御するもの、６はANDゲートであって、ホ
ストの走行中にマイクロプログラム５からゲストアクセ
ス命令が送出されるときに“1"を出力するもの、７は記
憶手段であって、ゲストの走行中にイネーブル状態に設
定されて、PSWレジスタ１のPSW中のキー情報と実PSWレ
ジスタ３の修飾されたPSW中のアドレスモード情報とを
順次更新しながら格納していくとともに、ファームウェ
アを介してホストに制御が移されるときにディスイネー
ブル状態に設定されて、ディスイネーブル状態に設定さ
れた時点のキー情報及びアドレスモード情報を保持する
ように処理するもの、８は選択手段であって、ANDゲー
ト６から“0"が出力されるときには、PSWレジスタ１のP
SW中のキー情報と実PSWレジスタ３の修飾されたPSW中の
アドレスモード情報とを選択し、ANDゲート６から“1"
が出力されるときには、記憶手段７に保持されているキ
ー情報とアドレスモード情報とを選択するもの、９は動
作AM/KEYレジスタであって、選択手段８が選択出力する
キー情報及びアドレスモード情報を格納するもの、10は
有効アドレス加算器であって、動作AM/KEYレジスタ９の
アドレスモード情報の指定に従ってベースアドレスとイ
ンデックスとディスプレイスメントとからメモリアドレ
スを算出するものである。
本発明では、ゲストの走行中には、ANDゲート６が
“0"を出力しているので、選択手段８は、PSWレジスタ
１のPSW中のキー情報と実PSWレジスタ３の修飾されたPS
W中のアドレスモード情報とを選択することで、動作AM/
KEYレジスタ９に対して、走行中のゲストの現PSWのキー
情報と使用されているアドレスモード情報とを入力して
いくよう処理する。これにより、有効アドレス加算器10
は、走行中のゲスト空間をアクセスするためのメモリア
ドレスを算出できることになる。このとき、記憶手段７
は、ゲストの走行情報に従ってイネーブル状態に設定さ
れ、動作AM/KEYレジスタ９に格納されていくキー情報・
アドレスモード情報と同じキー情報・アドレスモード情
報を更新しながら格納していくよう処理することにな
る。
“0"を出力しているので、選択手段８は、PSWレジスタ
１のPSW中のキー情報と実PSWレジスタ３の修飾されたPS
W中のアドレスモード情報とを選択することで、動作AM/
KEYレジスタ９に対して、走行中のゲストの現PSWのキー
情報と使用されているアドレスモード情報とを入力して
いくよう処理する。これにより、有効アドレス加算器10
は、走行中のゲスト空間をアクセスするためのメモリア
ドレスを算出できることになる。このとき、記憶手段７
は、ゲストの走行情報に従ってイネーブル状態に設定さ
れ、動作AM/KEYレジスタ９に格納されていくキー情報・
アドレスモード情報と同じキー情報・アドレスモード情
報を更新しながら格納していくよう処理することにな
る。
走行しているゲストがホストに対してソフトウェアシ
ミュレーションの実行依頼を行う命令を発行すると、フ
ァームウェアを介してホストに制御が移される。このと
き、記憶手段７は、ディスイネーブル状態に設定される
ことでファームウェアに制御が移された時点のキー情報
とアドレスモード情報を保持するよう処理する。
ミュレーションの実行依頼を行う命令を発行すると、フ
ァームウェアを介してホストに制御が移される。このと
き、記憶手段７は、ディスイネーブル状態に設定される
ことでファームウェアに制御が移された時点のキー情報
とアドレスモード情報を保持するよう処理する。
そして、ホストがソフトウェアシミュレーションの実
行に入り、ゲスト空間のデータを必要とすることでゲス
ト空間を直接アクセスするためのゲストアクセス命令を
発行すると、マイクロプログラム５からの“1"の出力を
受けてANDゲート６が“1"を出力し、選択手段８は、こ
のANDゲート６の出力を受けて記憶手段７に保持されて
いるキー情報とアドレスモード情報とを選択して、動作
AM/KEYレジスタ９に対して入力するよう処理する。この
ようにして、動作AM/KEYレジスタ９にソフトウェアシミ
ュレーションを発行してきたゲストのアドレスモード情
報とキー情報とが設定されることになるので、有効アド
レス加算器10は、直前に走行していたゲストの空間をア
クセスするためのメモリアドレスを算出できるようにな
り、この算出処理に従ってそのゲスト空間のデータが読
み出されることになる。
行に入り、ゲスト空間のデータを必要とすることでゲス
ト空間を直接アクセスするためのゲストアクセス命令を
発行すると、マイクロプログラム５からの“1"の出力を
受けてANDゲート６が“1"を出力し、選択手段８は、こ
のANDゲート６の出力を受けて記憶手段７に保持されて
いるキー情報とアドレスモード情報とを選択して、動作
AM/KEYレジスタ９に対して入力するよう処理する。この
ようにして、動作AM/KEYレジスタ９にソフトウェアシミ
ュレーションを発行してきたゲストのアドレスモード情
報とキー情報とが設定されることになるので、有効アド
レス加算器10は、直前に走行していたゲストの空間をア
クセスするためのメモリアドレスを算出できるようにな
り、この算出処理に従ってそのゲスト空間のデータが読
み出されることになる。
続いて、ホストが読み出されたゲスト空間のデータに
従ってソフトウェアシミュレーションを実行していくと
きには、選択手段８は、マイクロプログラム５からの
“0"を出力を受けて、PSWレジスタ１のPSW中のキー情報
と実PSWレジスタ３の修飾されたPSW中のアドレスモード
情報とを選択することで、動作AM/KEYレジスタ９に対し
て走行中のホストの現PSWのキー情報と使用されている
アドレスモード情報とを入力していくよう処理する。
従ってソフトウェアシミュレーションを実行していくと
きには、選択手段８は、マイクロプログラム５からの
“0"を出力を受けて、PSWレジスタ１のPSW中のキー情報
と実PSWレジスタ３の修飾されたPSW中のアドレスモード
情報とを選択することで、動作AM/KEYレジスタ９に対し
て走行中のホストの現PSWのキー情報と使用されている
アドレスモード情報とを入力していくよう処理する。
このように、本発明によれば、ホストが発行するゲス
ト空間を直接アクセスするための命令をファームウェア
を介さずに実行できるようになることから、従来に比べ
て著しく高速でホスト・ゲスト間のデータ転送を実行で
きるようになる。
ト空間を直接アクセスするための命令をファームウェア
を介さずに実行できるようになることから、従来に比べ
て著しく高速でホスト・ゲスト間のデータ転送を実行で
きるようになる。
以下、実施例に従って本発明を詳細に説明する。
第２図に、本発明の一実施例を図示する。図中、第１
図及び第４図で説明したものと同じものについては同一
の記号で示してある。2aは第１の拡張制御レジスタであ
って、第１図の拡張制御レジスタ２に相当するもの、6a
は否定付きANDゲートであって、第１図のANDゲート６に
相当するもの、7aはゲストアクセス制御レジスタであっ
て、第１図の記憶手段７に相当するもの、8aは選択手段
８を構成する第１のゲートであって、否定付きANDゲー
ト6aの否定出力が“1"のときにPSWレジスタ１のキー情
報及び実PSWレジスタ３のアドレスモード情報を動作AM/
KEYレジスタ９に入力するもの、8bは選択手段８を構成
する第２のゲートであって、否定付きANDゲート6aの肯
定出力が“1"のときにゲストアクセス制御レジスタ7aの
キー情報及びアドレスモード情報を動作AM/KEYレジスタ
９に入力するもの、11は第１の選択回路であって、PSW
レジスタ１と第１の拡張制御レジスタ2aを選択していく
ことで実PSWレジスタ３に修飾されたPSWを格納するよう
処理するもの、12は第２の選択回路であって、PSWレジ
スタ１のキー情報及び実PSWレジスタ３のアドレスモー
ド情報をゲストアクセス制御レジスタ7aに入力するか、
あるいは書込バスからのデータをゲストアクセス制御レ
ジスタ7aに入力するもの、13は第２の拡張制御レジスタ
であって、ホストの走行時に“1"が立つホストビットを
管理するもの、14は否定付きバッファであって、第２の
拡張制御レジスタ13のホストビットの値を否定付きAND
ゲート6aに入力するもの、15は第１のANDゲートであっ
て、否定付きバッファ14の否定出力とステート制御部４
の出力との論理積を演算して出力するもの、16は第１の
ORゲートであって、第１のANDゲート15から“1"が出力
されるときか、書込指示があるときにゲストアクセス制
御レジスタ7aにクロックを送出することでゲストアクセ
ス制御レジスタ7aをイネーブル状態に設定するもの、17
は第２のANDゲートであって、否定付きバッファ14の否
定出力とステート制御部４の出力との論理積を演算して
出力するもの、18は第２のORゲートであって、否定付き
ANDゲート6aの肯定出力と第２のANDゲート17の出力の論
理和を演算して出力するもの、19はゲートであって、書
込指示があるときに書込バスのデータを第１の拡張制御
レジスタ2aに入力するもの、20はゲートであって、書込
指示があるときに書込バスのデータをPSWレジスタ１に
入力するもの、21はゲートであって、第１のANDゲート1
5から“1"が出力されるときにPSWレジスタ１のキー情報
及び実PSWレジスタ３のアドレスモード情報を第２の選
択回路12に入力するもの、22はゲートであって、書込指
示があるときに書込バスのデータを第２の選択回路12に
入力するもの、30はメモリアクセス部であって、図示し
ないメモリへのアクセスを制御するものである。このメ
モリアクセス部30は、動作AM/KEYレジスタ９のキー情報
に従ってメモリへのアクセス処理のチェックをしたり、
ゲストが走行中には、有効なアドレス加算器10の出力す
るメモリにゲスト空間上限アドレスレジスタ42の保持す
るGABR情報を加算することで実際のメモリアドレスを求
めるとともに、ゲスト空間下限アドレスレジスタ43の保
持するGALR情報に従ってアドレスオーバーのチェック処
理等を実行することになる。
図及び第４図で説明したものと同じものについては同一
の記号で示してある。2aは第１の拡張制御レジスタであ
って、第１図の拡張制御レジスタ２に相当するもの、6a
は否定付きANDゲートであって、第１図のANDゲート６に
相当するもの、7aはゲストアクセス制御レジスタであっ
て、第１図の記憶手段７に相当するもの、8aは選択手段
８を構成する第１のゲートであって、否定付きANDゲー
ト6aの否定出力が“1"のときにPSWレジスタ１のキー情
報及び実PSWレジスタ３のアドレスモード情報を動作AM/
KEYレジスタ９に入力するもの、8bは選択手段８を構成
する第２のゲートであって、否定付きANDゲート6aの肯
定出力が“1"のときにゲストアクセス制御レジスタ7aの
キー情報及びアドレスモード情報を動作AM/KEYレジスタ
９に入力するもの、11は第１の選択回路であって、PSW
レジスタ１と第１の拡張制御レジスタ2aを選択していく
ことで実PSWレジスタ３に修飾されたPSWを格納するよう
処理するもの、12は第２の選択回路であって、PSWレジ
スタ１のキー情報及び実PSWレジスタ３のアドレスモー
ド情報をゲストアクセス制御レジスタ7aに入力するか、
あるいは書込バスからのデータをゲストアクセス制御レ
ジスタ7aに入力するもの、13は第２の拡張制御レジスタ
であって、ホストの走行時に“1"が立つホストビットを
管理するもの、14は否定付きバッファであって、第２の
拡張制御レジスタ13のホストビットの値を否定付きAND
ゲート6aに入力するもの、15は第１のANDゲートであっ
て、否定付きバッファ14の否定出力とステート制御部４
の出力との論理積を演算して出力するもの、16は第１の
ORゲートであって、第１のANDゲート15から“1"が出力
されるときか、書込指示があるときにゲストアクセス制
御レジスタ7aにクロックを送出することでゲストアクセ
ス制御レジスタ7aをイネーブル状態に設定するもの、17
は第２のANDゲートであって、否定付きバッファ14の否
定出力とステート制御部４の出力との論理積を演算して
出力するもの、18は第２のORゲートであって、否定付き
ANDゲート6aの肯定出力と第２のANDゲート17の出力の論
理和を演算して出力するもの、19はゲートであって、書
込指示があるときに書込バスのデータを第１の拡張制御
レジスタ2aに入力するもの、20はゲートであって、書込
指示があるときに書込バスのデータをPSWレジスタ１に
入力するもの、21はゲートであって、第１のANDゲート1
5から“1"が出力されるときにPSWレジスタ１のキー情報
及び実PSWレジスタ３のアドレスモード情報を第２の選
択回路12に入力するもの、22はゲートであって、書込指
示があるときに書込バスのデータを第２の選択回路12に
入力するもの、30はメモリアクセス部であって、図示し
ないメモリへのアクセスを制御するものである。このメ
モリアクセス部30は、動作AM/KEYレジスタ９のキー情報
に従ってメモリへのアクセス処理のチェックをしたり、
ゲストが走行中には、有効なアドレス加算器10の出力す
るメモリにゲスト空間上限アドレスレジスタ42の保持す
るGABR情報を加算することで実際のメモリアドレスを求
めるとともに、ゲスト空間下限アドレスレジスタ43の保
持するGALR情報に従ってアドレスオーバーのチェック処
理等を実行することになる。
次に、このように構成される本発明の実施例の動作処
理について説明する。
理について説明する。
ゲストの走行中には、第２の拡張制御レジスタ13のホ
ストビットの“0"を受けて否定付きバッファ14の否定出
力が“1"を出力するとともに、ステート制御部４が“1"
を出力することから、第１のANDゲート15が“1"を出力
し、これにより、ゲストアクセス制御レジスタ7aは、PS
Wレジスタ１のキー情報と実PSWレジスタ３のアドレスモ
ード情報とを順次更新しながら格納していくよう動作す
る。この動作時にあって、否定付きANDゲート6aの否定
出力は、否定付きバッファ14の肯定出力の“0"出力を受
けて“1"を出力し、これにより第１のゲート8aが聞くこ
とで動作AM/KEYレジスタ９にPSWレジスタ１のキー情報
と実PSWレジスタ３のアドレスモード情報とが入力され
ていくとともに、否定付きANDゲート6aの肯定出力の
“1"出力を受けて第２のゲート8bは閉じるよう動作す
る。そして、第２のORゲート18は、第２のANDゲート17
の“1"出力を受けてメモリアクセス部30に対してゲスト
アクセスの指示信号を送出する。このようにして、動作
AM/KEYレジスタ９にはゲストの現PSWのキー情報と使用
されているアドレスモード情報が設定されていくので、
ゲスト空間での走行が実行されていくことになる。
ストビットの“0"を受けて否定付きバッファ14の否定出
力が“1"を出力するとともに、ステート制御部４が“1"
を出力することから、第１のANDゲート15が“1"を出力
し、これにより、ゲストアクセス制御レジスタ7aは、PS
Wレジスタ１のキー情報と実PSWレジスタ３のアドレスモ
ード情報とを順次更新しながら格納していくよう動作す
る。この動作時にあって、否定付きANDゲート6aの否定
出力は、否定付きバッファ14の肯定出力の“0"出力を受
けて“1"を出力し、これにより第１のゲート8aが聞くこ
とで動作AM/KEYレジスタ９にPSWレジスタ１のキー情報
と実PSWレジスタ３のアドレスモード情報とが入力され
ていくとともに、否定付きANDゲート6aの肯定出力の
“1"出力を受けて第２のゲート8bは閉じるよう動作す
る。そして、第２のORゲート18は、第２のANDゲート17
の“1"出力を受けてメモリアクセス部30に対してゲスト
アクセスの指示信号を送出する。このようにして、動作
AM/KEYレジスタ９にはゲストの現PSWのキー情報と使用
されているアドレスモード情報が設定されていくので、
ゲスト空間での走行が実行されていくことになる。
走行しているゲストがホストに対してソフトウェアシ
ミュレーションの実行依頼を行う命令を発行すると、フ
ァームウェアを介してホストに制御が移される。このフ
ァームウェアを経由しているときには、ステート制御部
４が“0"を出力しているので、第１のANDゲート15は
“0"を出力し、またホストの走行に入ると、ホストビッ
トの“1"を受けて否定付きバッファ14の否定出力が“0"
を出力することで、第１のANDゲート15が“0"を出力す
るよう動作する。従って、ホストに対してソフトウェア
シミュレーションの実行依頼を行う命令が発行される
と、ゲストアクセス制御レジスタ7aは、それまでに動作
していたゲストの最後のゲスト状態であるキー情報とア
ドレスモード情報とを保持するように動作することにな
る。
ミュレーションの実行依頼を行う命令を発行すると、フ
ァームウェアを介してホストに制御が移される。このフ
ァームウェアを経由しているときには、ステート制御部
４が“0"を出力しているので、第１のANDゲート15は
“0"を出力し、またホストの走行に入ると、ホストビッ
トの“1"を受けて否定付きバッファ14の否定出力が“0"
を出力することで、第１のANDゲート15が“0"を出力す
るよう動作する。従って、ホストに対してソフトウェア
シミュレーションの実行依頼を行う命令が発行される
と、ゲストアクセス制御レジスタ7aは、それまでに動作
していたゲストの最後のゲスト状態であるキー情報とア
ドレスモード情報とを保持するように動作することにな
る。
ホストがソフトウェアシミュレーションの実行に入る
と、PSWレジスタ１にはホストのPSWが格納され、実PSW
レジスタ３にはホストの修飾されたPSWが格納されてい
くことになる。そして、ホストがソフトウェアシミュレ
ーションの実行のためにゲスト空間のデータを必要とす
ることで、ゲスト空間を直接アクセスするためのゲスト
アクセス命令を発行すると、マイクロプログラム５から
の“1"出力を受けて否定付きANDゲート6aの否定出力が
“0"を出力することで第１のゲート8aが閉じるととも
に、否定付きANDゲート6aの肯定出力が“1"を出力する
ことで第２のゲート8bが開くよう動作する。この動作に
よりゲストアクセス制御レジスタ7aに保持されていたキ
ー情報とアドレスモード情報とが動作AM/KEYレジスタ９
に入力されることになり、有効アドレス加算器10は、直
前に走行していたゲストの空間をアクセスするためのメ
モリアドレスを算出できるようになる。
と、PSWレジスタ１にはホストのPSWが格納され、実PSW
レジスタ３にはホストの修飾されたPSWが格納されてい
くことになる。そして、ホストがソフトウェアシミュレ
ーションの実行のためにゲスト空間のデータを必要とす
ることで、ゲスト空間を直接アクセスするためのゲスト
アクセス命令を発行すると、マイクロプログラム５から
の“1"出力を受けて否定付きANDゲート6aの否定出力が
“0"を出力することで第１のゲート8aが閉じるととも
に、否定付きANDゲート6aの肯定出力が“1"を出力する
ことで第２のゲート8bが開くよう動作する。この動作に
よりゲストアクセス制御レジスタ7aに保持されていたキ
ー情報とアドレスモード情報とが動作AM/KEYレジスタ９
に入力されることになり、有効アドレス加算器10は、直
前に走行していたゲストの空間をアクセスするためのメ
モリアドレスを算出できるようになる。
そして、このとき、第２のORゲート18は、否定付きAN
Dゲート6aの肯定出力の“1"出力を受けてメモリアクセ
ス部30に対してゲスト空間へのアクセス指示を表す“1"
を出力するので、メモリアクセス部30は、入力されてく
るゲスト空間のメモリアドレスとキー情報とに従って、
GABR情報による上乗せ処理やGALR情報によるアドレスオ
ーバーチェック処理を実行してゲスト空間のデータの読
出処理を実行する。
Dゲート6aの肯定出力の“1"出力を受けてメモリアクセ
ス部30に対してゲスト空間へのアクセス指示を表す“1"
を出力するので、メモリアクセス部30は、入力されてく
るゲスト空間のメモリアドレスとキー情報とに従って、
GABR情報による上乗せ処理やGALR情報によるアドレスオ
ーバーチェック処理を実行してゲスト空間のデータの読
出処理を実行する。
続いて、ホストが読み出されたゲスト空間のデータに
従ってソフトウェアシミュレーションを実行していくと
きには、マイクロプログラム５からの“0"出力を受けて
第１のゲート8aが開くとともに、第２のゲート8bが閉じ
るよう動作する。この動作により、動作AM/KEYレジスタ
９に対して走行中のホストの現PSWのキー情報と使用さ
れているアドレスモード情報とが入力されていく。そし
て、このとき、第２のANDゲート17は否定付きバッファ1
4の否定出力の“0"出力を受けて“0"を出力し、否定付
きANDゲート6aの肯定出力はマイクロプログラム５の
“0"出力を受けて“0"を出力することから、第２のORゲ
ート18は、ホスト空間へのアクセス指示を表す“0"を出
力することになる。これにより、ホストはホスト空間の
データをアクセスしてソフトウェアシミュレーションの
処理を実行していくことになる。
従ってソフトウェアシミュレーションを実行していくと
きには、マイクロプログラム５からの“0"出力を受けて
第１のゲート8aが開くとともに、第２のゲート8bが閉じ
るよう動作する。この動作により、動作AM/KEYレジスタ
９に対して走行中のホストの現PSWのキー情報と使用さ
れているアドレスモード情報とが入力されていく。そし
て、このとき、第２のANDゲート17は否定付きバッファ1
4の否定出力の“0"出力を受けて“0"を出力し、否定付
きANDゲート6aの肯定出力はマイクロプログラム５の
“0"出力を受けて“0"を出力することから、第２のORゲ
ート18は、ホスト空間へのアクセス指示を表す“0"を出
力することになる。これにより、ホストはホスト空間の
データをアクセスしてソフトウェアシミュレーションの
処理を実行していくことになる。
このように、本発明で新たに設けられるゲストアクセ
ス制御レジスタ7aは、直前に走行していたゲストのキー
情報とアドレス情報とを保持していくよう動作すること
になるが、これとは別に、データ処理の便宜を図るため
に、書込指示に従ってゲート22を聞くことで書込バスか
ら任意のキー情報とアドレス情報とを設定することがで
きるように構成してある。
ス制御レジスタ7aは、直前に走行していたゲストのキー
情報とアドレス情報とを保持していくよう動作すること
になるが、これとは別に、データ処理の便宜を図るため
に、書込指示に従ってゲート22を聞くことで書込バスか
ら任意のキー情報とアドレス情報とを設定することがで
きるように構成してある。
以上説明したように、本発明によれば、ホストが発行
するゲスト空間を直接アクセスするための命令をファー
ムウェアを介さずに実行できるようになることから、従
来に比べて著しく高速でホスト・ゲスト間のデータ転送
を実行できるようになるのである。
するゲスト空間を直接アクセスするための命令をファー
ムウェアを介さずに実行できるようになることから、従
来に比べて著しく高速でホスト・ゲスト間のデータ転送
を実行できるようになるのである。
第１図は本発明の原理構成図、 第２図は本発明の一実施例、 第３図及び第４図は従来技術を説明するための説明図で
ある。 図中、１はPSWレジスタ、２は拡張制御レジスタ、３は
実PSWレジスタ、４はステート制御部、５はマイクロプ
ログラム、６はANDゲート、７は記憶手段、８は選択手
段、９は動作AM/KEYレジスタ、10は有効アドレス加算器
である。
ある。 図中、１はPSWレジスタ、２は拡張制御レジスタ、３は
実PSWレジスタ、４はステート制御部、５はマイクロプ
ログラム、６はANDゲート、７は記憶手段、８は選択手
段、９は動作AM/KEYレジスタ、10は有効アドレス加算器
である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46 G06F 12/10
Claims (1)
- 【請求項１】ホストとゲストとファームウェアという３
つのステートを有して、ファームウェアを介してゲスト
からホストに移行するとともに、ファームウェアを介し
てホストからゲストに移行する構成を採る仮想計算機シ
ステムにおいて、 ゲストのステートのときにイネーブル状態に設定され
て、走行空間のキー情報及びアドレスモード情報を順次
更新しながら格納していくとともに、ファームウェア及
びホストのステートのときにディスイネーブル状態に設
定されて、このディスイネーブル状態への移行に応じ
て、ゲストからファームウェアに移行する時点のキー情
報及びアドレスモード情報を保持する記憶手段（７）
と、 ホストのステートのときに、ホストからゲストに直接ア
クセスするゲストアクセス命令の発行の有無を検出する
ゲート手段（６）と、 走行空間のキー情報及びアドレスモード情報を一方の入
力とし、上記記憶手段（７）の保持するキー情報及びア
ドレスモード情報を他方の入力として、上記ゲート手段
（６）によりゲストアクセス命令の発行が検出されない
ときには、前者のキー情報及びアドレスモード情報を選
択出力し、検出されるときには、後者のキー情報及びア
ドレスモード情報を選択出力する選択手段（８）とを備
え、 上記選択手段（８）の出力するキー情報及びアドレスモ
ード情報によりメモリアクセスを実行するよう構成され
てなることを、 特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209961A JP2802109B2 (ja) | 1989-08-14 | 1989-08-14 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1209961A JP2802109B2 (ja) | 1989-08-14 | 1989-08-14 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0373031A JPH0373031A (ja) | 1991-03-28 |
| JP2802109B2 true JP2802109B2 (ja) | 1998-09-24 |
Family
ID=16581539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1209961A Expired - Fee Related JP2802109B2 (ja) | 1989-08-14 | 1989-08-14 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2802109B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2009147738A1 (ja) * | 2008-06-05 | 2011-10-20 | 富士通株式会社 | 情報処理装置及びその制御方法並びにモニタプログラム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292753A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 仮想計算機のデ−タ処理方式 |
| JPS6220034A (ja) * | 1985-07-19 | 1987-01-28 | Fujitsu Ltd | プログラム状態語切換制御方式 |
| JPS62114046A (ja) * | 1985-11-13 | 1987-05-25 | Fujitsu Ltd | アクセス制御方式 |
| JPH0193831A (ja) * | 1987-10-05 | 1989-04-12 | Fujitsu Ltd | 仮想計算機のオペランドアクセス制御方式 |
| JPH0668728B2 (ja) * | 1987-12-09 | 1994-08-31 | 株式会社日立製作所 | 仮想計算機システム |
-
1989
- 1989-08-14 JP JP1209961A patent/JP2802109B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373031A (ja) | 1991-03-28 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |