JPH0789328B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0789328B2 JPH0789328B2 JP63134843A JP13484388A JPH0789328B2 JP H0789328 B2 JPH0789328 B2 JP H0789328B2 JP 63134843 A JP63134843 A JP 63134843A JP 13484388 A JP13484388 A JP 13484388A JP H0789328 B2 JPH0789328 B2 JP H0789328B2
- Authority
- JP
- Japan
- Prior art keywords
- store
- retry
- request
- state transition
- retry point
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 47
- 230000008569 process Effects 0.000 claims description 43
- 230000007704 transition Effects 0.000 claims description 36
- 230000010365 information processing Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3861—Recovery, e.g. branch miss-prediction, exception handling
- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1405—Saving, restoring, recovering or retrying at machine instruction level
- G06F11/141—Saving, restoring, recovering or retrying at machine instruction level for bus or memory accesses
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Retry When Errors Occur (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、再試行機能を有する情報処理システムの再試
行ポイント無効化方式に関する。
行ポイント無効化方式に関する。
本発明は再試行機能を有する情報処理システムの再試行
ポイント無効化方式において、 状態遷移処理を実行する際、この状態遷移処理を実行す
る以前に発行されたメモリへの書き込み処理がすべて完
了するのを待つことなく状態遷移処理を実行できるよう
にすることにより、 状態遷移処理の処理性能を高めることができるようにし
たものである。
ポイント無効化方式において、 状態遷移処理を実行する際、この状態遷移処理を実行す
る以前に発行されたメモリへの書き込み処理がすべて完
了するのを待つことなく状態遷移処理を実行できるよう
にすることにより、 状態遷移処理の処理性能を高めることができるようにし
たものである。
従来、再試行ポイントを確立し障害発生時には再試行ポ
イントから同じ動作を繰り返す再試行機能を有する情報
処理システムの再試行ポイント無効化手段は、演算実行
部が再試行ポイントから再試行することを不能とする状
態遷移処理を実行する場合、状態遷移処理を実行する以
前に発行されたメモリへの書き込みリクエスト処理がす
べて完了するのを待ち状態遷移処理以前の再試行ポイン
トから再試行することがないことを保障してから状態遷
移処理を実行し、状態遷移処理以前の再試行ポイントの
無効化、すなわち、状態遷移処理変更命令等の実体状態
モードの変更を行い、この処理開始以前に確立された再
試行ポイントの再試行状態を無効化し、この処理以前の
再試行ポイントより再試行を不能とする処理を行ってい
た。
イントから同じ動作を繰り返す再試行機能を有する情報
処理システムの再試行ポイント無効化手段は、演算実行
部が再試行ポイントから再試行することを不能とする状
態遷移処理を実行する場合、状態遷移処理を実行する以
前に発行されたメモリへの書き込みリクエスト処理がす
べて完了するのを待ち状態遷移処理以前の再試行ポイン
トから再試行することがないことを保障してから状態遷
移処理を実行し、状態遷移処理以前の再試行ポイントの
無効化、すなわち、状態遷移処理変更命令等の実体状態
モードの変更を行い、この処理開始以前に確立された再
試行ポイントの再試行状態を無効化し、この処理以前の
再試行ポイントより再試行を不能とする処理を行ってい
た。
上述した従来の情報処理システムの再試行ポイント無効
化方式は、情報処理システムがテクノロジーの進歩など
により故障することが非常に少なくなっていること、ま
た、再試行ポイントから再試行することを不能とする状
態遷移処理前のごく近傍の処理で障害が発生したときに
再試行することで救済可能な間欠的な障害が発生した場
合にしか救済できないことを考慮すると、ほとんどあり
えないような障害を救済するために状態遷移処理性能を
低下させてしまっている欠点があった。
化方式は、情報処理システムがテクノロジーの進歩など
により故障することが非常に少なくなっていること、ま
た、再試行ポイントから再試行することを不能とする状
態遷移処理前のごく近傍の処理で障害が発生したときに
再試行することで救済可能な間欠的な障害が発生した場
合にしか救済できないことを考慮すると、ほとんどあり
えないような障害を救済するために状態遷移処理性能を
低下させてしまっている欠点があった。
本発明はこのような欠点を除去するもので、状態遷移処
理の実行以前に発行されたメモリへの書き込み処理がす
べて完了するのを待たずに状態遷移処理を実行すること
ができ、状態遷移処理の処理性能を高めることができる
方式を提供することを目的とする。
理の実行以前に発行されたメモリへの書き込み処理がす
べて完了するのを待たずに状態遷移処理を実行すること
ができ、状態遷移処理の処理性能を高めることができる
方式を提供することを目的とする。
本発明は、演算実行部（EPU）とメモリ制御部（MCU）と
メインメモリ部（MMU）から構成され、上記演算実行部
（EPU）に再試行ポイントを確立し、障害発生時には上
記再試行ポイントから同じ動作を繰り返し再試行する手
段と、上記演算実行部（EPU）が再試行ポイントから再
試行することを不能とする状態遷移処理を実行するとき
には、状態遷移処理を実行する以前に上記演算実行部
（EPU）により発行され、上記メモリ制御部（MCU）に格
納されている上記実行制御部で発生したデータを、上記
メインメモリに書込むことを要求する書き込みリクエス
ト処理が完了した後、上記再試行ポイントを無効にする
手段とを備えたデータ処理装置において、上記状態遷移
処理を実行するときには、上記メインメモリ部（MMU）
への書き込みを行わないことを除けば書き込みリクエス
ト処理と同一の処理を要求する再試行ポイント無効化保
障リクエストを上記演算実行部（EPU）が上記メモリ制
御部（MCU）に発行した後、状態遷移処理を実行すると
共に、この状態遷移処理以前に確立された再試行ポイン
トを無効化する手段を備えたことを特徴とする。また、
上記再試行ポイント無効化保障リクエストは、再試行ポ
イント無効化保障ストアコードと再試行ポイント無効化
保障ストアアドレスとから構成され、上記メモリ制御部
（MCU）内の制御回路により、上記ストアコードは上記
メモリ制御部（MCU）のストアリクエストコードバッフ
ァに、上記ストアアドレスは上記メモリ制御部（MCU）
のストアアドレスバッファに上記書込リクエストと共に
時系列的に蓄積処理され、障害発生時には上記制御回路
は、上記ストアリクエストコードバッファに上記再試行
ポイント無効化保障リクエストコードが正常終了してい
ない状態で蓄積されているか否かを検索し、該コードが
検索された場合には、再試行をすることなくオペレーシ
ョンを中止し、該コードが検索されなかった場合には次
の処理を開始する手段を含むことを特徴とする。
メインメモリ部（MMU）から構成され、上記演算実行部
（EPU）に再試行ポイントを確立し、障害発生時には上
記再試行ポイントから同じ動作を繰り返し再試行する手
段と、上記演算実行部（EPU）が再試行ポイントから再
試行することを不能とする状態遷移処理を実行するとき
には、状態遷移処理を実行する以前に上記演算実行部
（EPU）により発行され、上記メモリ制御部（MCU）に格
納されている上記実行制御部で発生したデータを、上記
メインメモリに書込むことを要求する書き込みリクエス
ト処理が完了した後、上記再試行ポイントを無効にする
手段とを備えたデータ処理装置において、上記状態遷移
処理を実行するときには、上記メインメモリ部（MMU）
への書き込みを行わないことを除けば書き込みリクエス
ト処理と同一の処理を要求する再試行ポイント無効化保
障リクエストを上記演算実行部（EPU）が上記メモリ制
御部（MCU）に発行した後、状態遷移処理を実行すると
共に、この状態遷移処理以前に確立された再試行ポイン
トを無効化する手段を備えたことを特徴とする。また、
上記再試行ポイント無効化保障リクエストは、再試行ポ
イント無効化保障ストアコードと再試行ポイント無効化
保障ストアアドレスとから構成され、上記メモリ制御部
（MCU）内の制御回路により、上記ストアコードは上記
メモリ制御部（MCU）のストアリクエストコードバッフ
ァに、上記ストアアドレスは上記メモリ制御部（MCU）
のストアアドレスバッファに上記書込リクエストと共に
時系列的に蓄積処理され、障害発生時には上記制御回路
は、上記ストアリクエストコードバッファに上記再試行
ポイント無効化保障リクエストコードが正常終了してい
ない状態で蓄積されているか否かを検索し、該コードが
検索された場合には、再試行をすることなくオペレーシ
ョンを中止し、該コードが検索されなかった場合には次
の処理を開始する手段を含むことを特徴とする。
演算実行部は、再試行ポイントから再試行することを不
能とする状態遷移処理を実行するときに、状態遷移処理
を実行する以前に発行されたメモリへの書き込みリクエ
スト処理の正常終了を保障するため、メモリへの書き込
み動作を行わないことを除けばメモリへの書き込みリク
エスト処理と同一の処理を要求する再試行ポイント無効
化保障リクエストをメモリ制御部に発行して状態遷移処
理を実行し、この状態遷移処理以前の再試行ポイントを
無効化する。
能とする状態遷移処理を実行するときに、状態遷移処理
を実行する以前に発行されたメモリへの書き込みリクエ
スト処理の正常終了を保障するため、メモリへの書き込
み動作を行わないことを除けばメモリへの書き込みリク
エスト処理と同一の処理を要求する再試行ポイント無効
化保障リクエストをメモリ制御部に発行して状態遷移処
理を実行し、この状態遷移処理以前の再試行ポイントを
無効化する。
障害発生時には、制御回路はメモリ制御部のストアリク
エストコードバッファ内の再試行ポイント無効化保証リ
クエストの処理が正常に終了したか否かを検出し、正常
終了している場合には、状態遷移処理を実行する以前に
発行されたメモリへの書き込みリクエスト処理は正常終
了したとみなして次の処理の実行（再試行）を開始す
る。メモリ制御部のストアリクエストコードバッファ内
の再試行ポイント無効化保証リクエストの処理が正常終
了していなければ状態遷移処理を実行する以前に発行さ
れたメモリへの書き込みリクエスト処理が正常終了せず
に状態遷移処理を実行したとみなし、再試行することな
くオペレーションを中止させる。このようにして、状態
遷移処理の処理性能を高めることができる。
エストコードバッファ内の再試行ポイント無効化保証リ
クエストの処理が正常に終了したか否かを検出し、正常
終了している場合には、状態遷移処理を実行する以前に
発行されたメモリへの書き込みリクエスト処理は正常終
了したとみなして次の処理の実行（再試行）を開始す
る。メモリ制御部のストアリクエストコードバッファ内
の再試行ポイント無効化保証リクエストの処理が正常終
了していなければ状態遷移処理を実行する以前に発行さ
れたメモリへの書き込みリクエスト処理が正常終了せず
に状態遷移処理を実行したとみなし、再試行することな
くオペレーションを中止させる。このようにして、状態
遷移処理の処理性能を高めることができる。
次に、本発明の一実施例について図面を参照して説明す
る。第１図は本発明の一実施例の構成を示すブロック図
である。本発明実施例は、演算実行部（EPU）とメイン
メモリ部（MMU）と、これらの間に設けられるメモリ制
御部（MCU）から構成されるデータ処理装置であり、上
記メモリ制御部（MCU）にはリクエストレジスタ１と、
制御回路２と、ストアアドレスバッファ４と、ストアリ
クエストコードバッファ３と、ストアデータバッファ５
とを備える。
る。第１図は本発明の一実施例の構成を示すブロック図
である。本発明実施例は、演算実行部（EPU）とメイン
メモリ部（MMU）と、これらの間に設けられるメモリ制
御部（MCU）から構成されるデータ処理装置であり、上
記メモリ制御部（MCU）にはリクエストレジスタ１と、
制御回路２と、ストアアドレスバッファ４と、ストアリ
クエストコードバッファ３と、ストアデータバッファ５
とを備える。
リクエストレジスタ１は40ビットから成り、アクセス要
求元より信号線100から送られてくるリクエストコード
８ビットとリクエストアドレス32ビットを保持するレジ
スタである。ストアアドレスバッファ４はＶビット１ビ
ットとストアアドレス32ビットを１ワード構成とする16
ワードから成るバッファであり、ストアリクエストコー
ドバッファ３はＶビット１ビットとストアリクエストコ
ード８ビットを１ワード構成とする16ワードから成るバ
ッファであり、ストアデータバッファ５はＶビット１ビ
ットとストアデータ64ビットを１ワード構成とするバッ
ファである。
求元より信号線100から送られてくるリクエストコード
８ビットとリクエストアドレス32ビットを保持するレジ
スタである。ストアアドレスバッファ４はＶビット１ビ
ットとストアアドレス32ビットを１ワード構成とする16
ワードから成るバッファであり、ストアリクエストコー
ドバッファ３はＶビット１ビットとストアリクエストコ
ード８ビットを１ワード構成とする16ワードから成るバ
ッファであり、ストアデータバッファ５はＶビット１ビ
ットとストアデータ64ビットを１ワード構成とするバッ
ファである。
制御回路２はリクエストレジスタ１に保持されたリクエ
ストコードを信号線101により入力信号として受け取
り、ストアリクエストあるいはストア動作をしないこと
を除けば、ストア処理と同一の処理を要求するリクエス
トを示す再試行ポイント無効化補償リクエストコードで
ある場合には、信号線104を用いてストアアドレスバッ
ファ４に信号線102より供給されるリクエストレジスタ
１が保持するリクエストアドレスを取り込むことを指示
し、ストアアドレスバッファ４内のＶビットを論理“1"
となるように指示する。
ストコードを信号線101により入力信号として受け取
り、ストアリクエストあるいはストア動作をしないこと
を除けば、ストア処理と同一の処理を要求するリクエス
トを示す再試行ポイント無効化補償リクエストコードで
ある場合には、信号線104を用いてストアアドレスバッ
ファ４に信号線102より供給されるリクエストレジスタ
１が保持するリクエストアドレスを取り込むことを指示
し、ストアアドレスバッファ４内のＶビットを論理“1"
となるように指示する。
また同時に、信号線103を用いてストアリクエストコー
ドバッファ３に信号線101より供給されるリクエストレ
ジスタ１が保持するリクエストコードを取り込むことを
指示し、ストアリクエストコードバッファ３内のＶビッ
トを論理“1"となるよう指示する。信号線106より制御
回路２にストアデータ書き込み指示が入力されると、制
御回路２は信号線105を用いてストアデータバッファ５
に信号線107より供給される演算実行部からのストアデ
ータを取り込むことを指示する。
ドバッファ３に信号線101より供給されるリクエストレ
ジスタ１が保持するリクエストコードを取り込むことを
指示し、ストアリクエストコードバッファ３内のＶビッ
トを論理“1"となるよう指示する。信号線106より制御
回路２にストアデータ書き込み指示が入力されると、制
御回路２は信号線105を用いてストアデータバッファ５
に信号線107より供給される演算実行部からのストアデ
ータを取り込むことを指示する。
このようにして、ストアリクエストコードバッファ３、
ストアアドレスバッファ４、ストアデータバッファ５に
それぞれの情報がバッファされていく。また、主記憶装
置から信号線109を用いてストア受付可能通知を制御回
路２が受け取ると、制御回路２は信号線103、104、105
を用いてストアリクエストコードバッファ３、ストアア
ドレスバッファ４、ストアデータバッファ５に最初にバ
ッファした情報をそれぞれ信号線110、111、112に出力
し主記憶装置に送出することを指示するとともに、それ
ぞれのＶビットを論理“0"にするよう指示する。第２図
にこの制御フローチャートを示す。
ストアアドレスバッファ４、ストアデータバッファ５に
それぞれの情報がバッファされていく。また、主記憶装
置から信号線109を用いてストア受付可能通知を制御回
路２が受け取ると、制御回路２は信号線103、104、105
を用いてストアリクエストコードバッファ３、ストアア
ドレスバッファ４、ストアデータバッファ５に最初にバ
ッファした情報をそれぞれ信号線110、111、112に出力
し主記憶装置に送出することを指示するとともに、それ
ぞれのＶビットを論理“0"にするよう指示する。第２図
にこの制御フローチャートを示す。
ここで、障害発生時の動作を説明する。主記憶装置の障
害が信号線114より制御回路２に通知されると、ストア
動作の保障ができなくなるため信号線116を用いて制御
回路２はシステム損傷を報告する。主記憶装置以外の障
害が信号線115より制御回路２に通知されると、制御回
路２は信号線103を用いてストアリクエストコードバッ
ファ３中にバッファされている情報を信号線113より出
力することをストアリクエストコードバッファ３に指示
する。信号線113から入力されてくるリクエストコード
を制御回路２はそれぞれチェックし、命令処理あるいは
割込み処理の最後に発行されたストアリクエストでかつ
ストアリクエストコードバッファ３に最後に入力された
ストアリクエストを検出する。
害が信号線114より制御回路２に通知されると、ストア
動作の保障ができなくなるため信号線116を用いて制御
回路２はシステム損傷を報告する。主記憶装置以外の障
害が信号線115より制御回路２に通知されると、制御回
路２は信号線103を用いてストアリクエストコードバッ
ファ３中にバッファされている情報を信号線113より出
力することをストアリクエストコードバッファ３に指示
する。信号線113から入力されてくるリクエストコード
を制御回路２はそれぞれチェックし、命令処理あるいは
割込み処理の最後に発行されたストアリクエストでかつ
ストアリクエストコードバッファ３に最後に入力された
ストアリクエストを検出する。
このとき、検出されたストアリクエスト以後にストア動
作をしないことを除けばストア処理と同一の処理を要求
するリクエストのリクエストコードを該バッファ内に検
出した場合、制御回路２は信号線116を用いてシステム
損傷を報告する。検出されたストアリクエスト以後にス
トア動作をしないことを除けばストア処理と同一の処理
を要求するリクエストのリクエストコードを該バッファ
内に検出しなかった場合、制御回路２は信号線103、10
4、105を用いてストアリクエストコードバッファ３、ス
トアアドレスバッファ４、ストアデータバッファ５に命
令処理あるいは割り込み処理の最後に発行されたストア
リクエストでかつストアリクエストコードバッファ３に
最後に入力されたストアリクエストまでの格納している
情報をそれぞれ信号線110、111、112に逐次出力し主記
憶装置に送出することを指示するとともに、それぞれの
Ｖビットを逐次論理“0"にするように指示し、信号線11
7を用いてアクセス要求元へ命令処理あるいは割り込み
処理の最後に発行されたストアリクエストでかつストア
リクエストコードバッファ３に最後に入力されたストア
リクエストを発行した処理の次の命令処理あるいは割り
込み処理の先頭を再試行ポイントとし再試行するように
制御回路２は指示する。この指示により、システムは再
試行を指示された所より実施する。第３図はこの制御フ
ローチャートを示したものである。
作をしないことを除けばストア処理と同一の処理を要求
するリクエストのリクエストコードを該バッファ内に検
出した場合、制御回路２は信号線116を用いてシステム
損傷を報告する。検出されたストアリクエスト以後にス
トア動作をしないことを除けばストア処理と同一の処理
を要求するリクエストのリクエストコードを該バッファ
内に検出しなかった場合、制御回路２は信号線103、10
4、105を用いてストアリクエストコードバッファ３、ス
トアアドレスバッファ４、ストアデータバッファ５に命
令処理あるいは割り込み処理の最後に発行されたストア
リクエストでかつストアリクエストコードバッファ３に
最後に入力されたストアリクエストまでの格納している
情報をそれぞれ信号線110、111、112に逐次出力し主記
憶装置に送出することを指示するとともに、それぞれの
Ｖビットを逐次論理“0"にするように指示し、信号線11
7を用いてアクセス要求元へ命令処理あるいは割り込み
処理の最後に発行されたストアリクエストでかつストア
リクエストコードバッファ３に最後に入力されたストア
リクエストを発行した処理の次の命令処理あるいは割り
込み処理の先頭を再試行ポイントとし再試行するように
制御回路２は指示する。この指示により、システムは再
試行を指示された所より実施する。第３図はこの制御フ
ローチャートを示したものである。
以上説明したように本発明によれば、状態遷移処理を実
行する際、この状態遷移処理を実行する以前に発行され
たメモリへの書き込み処理がすべて完了するのを待つこ
となく状態遷移処理が実行でき、状態遷移処理の処理性
能を高めることができる効果がある。
行する際、この状態遷移処理を実行する以前に発行され
たメモリへの書き込み処理がすべて完了するのを待つこ
となく状態遷移処理が実行でき、状態遷移処理の処理性
能を高めることができる効果がある。
第１図は本発明一実施例の構成を示すブロック図。 第２図は制御回路の動作フローチャート（バッファへの
取込み時）。 第３図は制御回路の動作フローチャート（障害通知発生
時）。 １……リクエストレジスタ、２……制御回路、３……ス
トアリクエストコードバッファ、４……ストアアドレス
バッファ、５……ストアデータバッファ、100〜117……
信号線、1000……メモリ制御部（MCU）、2000……演算
実行部（EPU）、3000……メインメモリ部（MMU）。
取込み時）。 第３図は制御回路の動作フローチャート（障害通知発生
時）。 １……リクエストレジスタ、２……制御回路、３……ス
トアリクエストコードバッファ、４……ストアアドレス
バッファ、５……ストアデータバッファ、100〜117……
信号線、1000……メモリ制御部（MCU）、2000……演算
実行部（EPU）、3000……メインメモリ部（MMU）。
Claims (2)
- 【請求項１】演算実行部（EPU）とメモリ制御部（MCU）
とメインメモリ部（MMU）から構成され、 上記演算実行部（EPU）に再試行ポイントを確立し、障
害発生時には上記再試行ポイントから同じ動作を繰り返
し再試行する手段と、上記演算実行部（EPU）が再試行
ポイントから再試行することを不能とする状態遷移処理
を実行するときには、状態遷移処理を実行する以前に上
記演算実行部（EPU）により発行され、上記メモリ制御
部（MCU）に格納されている上記実行制御部で発生した
データを、上記メインメモリに書込むことを要求する書
き込みリクエスト処理が完了した後、上記再試行ポイン
トを無効にする手段とを備えたデータ処理装置におい
て、 上記状態遷移処理を実行するときには、上記メインメモ
リ部（MMU）への書き込みを行わないことを除けば書き
込みリクエスト処理と同一の処理を要求する再試行ポイ
ント無効化保障リクエストを上記演算実行部（EPU）が
上記メモリ制御部（MCU）に発行した後、状態遷移処理
を実行すると共に、この状態遷移処理以前に確立された
再試行ポイントを無効化する手段 を備えたことを特徴とするデータ処理装置。 - 【請求項２】上記再試行ポイント無効化保障リクエスト
は、再試行ポイント無効化保障ストアコードと再試行ポ
イント無効化保障ストアアドレスとから構成され、 上記メモリ制御部（MCU）内の制御回路により、上記ス
トアコードは上記メモリ制御部（MCU）のストアリクエ
ストコードバッファに、上記ストアアドレスは上記メモ
リ制御部（MCU）のストアアドレスバッファに上記書込
リクエストと共に時系列的に蓄積処理され、 障害発生時には上記制御回路は、上記ストアリクエスト
コードバッファに上記再試行ポイント無効化保障リクエ
ストコードが正常終了していない状態で蓄積されている
か否かを検索し、該コードが検索された場合には、再試
行をすることなくオペレーションを中止し、該コードが
検索されなかった場合には次の処理を開始する手段を含
む ことを特徴とする請求項１記載のデータ処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134843A JPH0789328B2 (ja) | 1988-05-31 | 1988-05-31 | データ処理装置 |
| US07/358,805 US4987532A (en) | 1988-05-31 | 1989-05-31 | Electronic computer system with means for issuing a non-store request before executing state transition prosecution |
| FR8907174A FR2632089B1 (fr) | 1988-05-31 | 1989-05-31 | Systeme de calculateur electronique pourvu de moyens pour fournir une imitation de requete de stockage avant l'execution d'une poursuite de transition d'etat |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134843A JPH0789328B2 (ja) | 1988-05-31 | 1988-05-31 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303529A JPH01303529A (ja) | 1989-12-07 |
| JPH0789328B2 true JPH0789328B2 (ja) | 1995-09-27 |
Family
ID=15137765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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