JPS60256857A - プログラム・ロ−デイング方式 - Google Patents

プログラム・ロ−デイング方式

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Publication number
JPS60256857A
JPS60256857A JP59112755A JP11275584A JPS60256857A JP S60256857 A JPS60256857 A JP S60256857A JP 59112755 A JP59112755 A JP 59112755A JP 11275584 A JP11275584 A JP 11275584A JP S60256857 A JPS60256857 A JP S60256857A
Authority
JP
Japan
Prior art keywords
data
microprogram
program
address
control
Prior art date
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Pending
Application number
JP59112755A
Other languages
English (en)
Inventor
Hiroki Shibata
柴田 拡揮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP59112755A priority Critical patent/JPS60256857A/ja
Publication of JPS60256857A publication Critical patent/JPS60256857A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、監視装置を経由してデータ処理装置へプログ
ラムをローディングする方式に係わり、特に監視装置よ
りスキャン動作で予めマイクロプログラム制御記憶へ記
憶装置転送用マイクロプログラムを格納しておき、プロ
グラムをローディングする際、データをデータ・バッフ
ァ・レジスタにセットすると共に前記マイクロプログラ
ムに起動をかけて、データ・へソファの内容を記憶装置
へ転送するプログラム・ローディング方式に関するもの
である。
〔従来技術と問題点〕
監視装置、例えばサービス・プロセッサよりスキャン動
作によりデータ処理装置のプログラムをローディンする
方式としては、 ■ 格納する記憶装置へ直接スキャンによりロードする
方法、 ■ データ処理装置のプロセッサ部に命令を逐次実行さ
せ、記憶装置ヘロードする方法、などを知られている。
しかしながら、前者はハードウェア量が増大するという
欠点があり、後者は初期設定が繁雑であり且つローディ
ング時間が長くなるという欠点を有している。
〔発明の目的〕
本発明は、上記の欠点を除去するものであって、監視装
置よりプログラムをローディングする方式において、高
速で且つ簡単な手順でプログラムを記4.1装置にロー
ディングできるようにすることを目的とてしいる。
〔目的を達成するための手段〕
そしてそのため、本発明のプログラム・ローディング方
式は、記憶装置と、データ・バッファ・レジスタを介し
て前記記憶装置へアクセスする手段を持つと共に書替え
可能な制御記憶を有するマイクロプログラム制御装置と
、前記記憶装置へのプログラム・ローディング処理を制
御する監視装置とを具備する情報処理装置において、前
記監視装置の制御により、前記記憶装置へデータを転送
するためのマイクロプログラムを前記制御装置の制御記
憶に書込み、前記記憶装置へ格納するデータを前記制御
装置のデータ・バッファ・レジスタに書込み、前記マイ
クロプログラムの実行を開始させることにより、前記記
憶装置へ前記データ・バッファ・レジスタの内容を格納
することを特徴とするものである。
〔発明の実施例〕
以下、本発明の実施例を図面を参照しつつ説明する。
第1図は本発明が適用されるシステムの1例を示す図で
ある。第1図において、1はデータ処理装置、2はサー
ビス・プセッサ、3は5VI)(サービス・プロセッサ
)インクフェース・アダプタ、4は処理装置、5ば10
制御装置、6は主メモリをそれぞれ示している。データ
処理装置1は、S■Pインタフェース・アダプタ3、処
理装置4、IO制御装置5及び主メモリ6から構成され
ている。処理装置4、I○制御装置5及び主メモ’) 
6 、、)はアドレス・ハスABに接続されていると共
にデータ・バスDBにも接続されている。サービス・プ
ロセッサ2とSVPインクフェース・アダプタ3は信号
線で接続されている。SVPインタフェース・アダプタ
3は、サービス・ブロモ・ノサ2からのコマンドに従い
データ処理装置1に対するスキャンイン/スキャンアウ
トを行うものである。
第2図はro制御装置の1実施例のブロック図である。
第2図において、7ばデータ・ノ\、ツファ・レジスタ
、8はアドレス・レジスタ、9はセレクタ、10は制御
メモリ、11はマイクロプログラム・アドレス・カウン
タ、12はMPC歩進回路、13はCM続出レジスタ、
14は演算ユニット、15はCM命令制御部、16はマ
イクロプログラム制御用レジスタ群をそれぞれ示してい
る。なお、MPCはマイクロプログラム・アドレス・カ
ウンタの略であり、CMは制御メモリの略である。主メ
モリ6にプログラムをローディングする場合、スキャン
動作指示(図示せず)により、データ・ハソハア・レジ
スタ7′にはスキャン情報が、アドレス・レジスタ8に
はスキャン・アドレスがセントされて必要に応じてスキ
ャンが行われる。データ処理装置1のIPL (イニシ
ャル・プログラム・ローディング)を行う場合、主メモ
リ6にサービス・プロセッサ2から必要なプログラム(
例えばブートストラップ・プログラム)を格納し、その
プログラムを実行させてホストから運用プログラムを格
納するが、サービス・プロセッサ2からプログラムをロ
ーディングする場合、制御メモリ10に主メモリ書込み
用のマイクロプログラムをスキャンインにより予め格納
しておく。そして、主メモリ6に格納すべきデータとそ
の主メモリ・アドレスをデータ・バッファ・レジスタ7
及びアドレス・レジスタ8にそれぞれサービス・ブロモ
、す2の指示により格納する。前記格納が終了すると、
サービス・プロセッサ2は前記マイクロプログラムに起
動をかけてデータ・バッファ・レジスタ7に格納されて
いるデータをアドレス・レジスタ8で指定された主メモ
リ6の記憶場所に書き込む。
第3図は本発明を実施したサービス・ブロモ・ノサの処
理の流れを示すものである。データ処理装置1のIPL
 (イニシャル・プログラム・ロード)を行う場合、主
メモリ6にサービス・ブロセ・ノサ2から必要なプログ
ラム(例えばブート・ストラップ・プログラム)を格納
し、そのプログラムを実行させて運用開始あるいはホス
トから運用プログラムをローディングするのが一般的で
ある。
サービス・ブロセ、す2からプログラムをローディング
する場合、制御メモ1月0に主メモリ書込み用マイク凸
プlコグラムを予めスキャンにより格納しておく。この
マイクロプログラムはプログラム・ローディング専用の
マイクロプログラム、或いは通常運用する制御用マイク
ロプログラムの何れかであってもよい。マイクロプログ
ラム格納後、■○制御装置5と主メモリ6の藺にあるデ
ータ・バッファ・レジスタ7とアドレス・レジスタ8に
格納すべきデータと主メモリ・アドレスを各々セットし
、マイクロプログラムに起動をかける。起動をかけると
は、IO制御装置5のマイクロプログラム・アドレス・
カウンタ11に主メモリ書込み用マイクロプログラムの
先頭アドレスをセットし、マイクロプログラムを走行状
態にすることであり、マイクロプログラムはデータ・ハ
スDB及びアドレス・バスABを使って主メモリ6にア
ドレス・レジスタ8で示す番地にデータ・バッファ・レ
ジスタ7の内容を格納する。格納が終了したならばサー
ビス・プロセッサは何ハイド転送したかを判定し、次の
主メモリ・アドレスへ格納する様にアドレス・レジスタ
を更新し、再度マイクロプログラムを起動させて、同様
に全ハイド転送終了するまで繰り返し実行する。なお、
アドレス・レジスタの更新は主メモリ書込み用マイクロ
プログラムにより実行してもよい。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、制御
装置の制御メモリに主メモリ書込み用マイクロプログラ
ムを予め格納しておき、制御装置のデータ・ハ′ソファ
・レジスタとアドレス・レジスタにデータ及び主メモリ
・アドレスをセントし71記°6り°7°°パう”0制
御0も1°°データ ; ・えドパソファ・レジスタの
内容を主メモリへ転送するので、高速で簡単な手順でプ
ログラムのローディングが可能となる。
【図面の簡単な説明】
第1図は本発明が適用されるシステムの1例を示す図、
第2図は10制御装置の1実施例のブロック図、第3図
は本発明によるサービス・プロセッサの処理の流れを示
す図である。 1−データ処理装置、2−サービス・プロセッサ、3−
3 V Pインタフェース・アダプタ、4−処理装置、
5−10制御装置、6−主メモリ、7−データ・バッフ
ァ・レジスタ、8−アドレス・レジスタ、9−セレクタ
、10−制御メモリ、11−マイクロプログラム・アド
レス・カウンタ、12−MPC歩進回路、13−CM続
出レジスフ、14−演算ユニット、15−CM命令制御
部、16−マイクロプログラム制御用レジスタ群。 特許出願人 冨士通株式会社 代理人弁理士 京 谷 四 部 蒙1関 俤2霞 、7

Claims (1)

    【特許請求の範囲】
  1. 記憶装置と、データ・バッファ・レジスタを介して前記
    記憶装置へアクセスする手段を持つと共に書替え可能な
    制御記憶を有するマイクロプログラム制御装置と、前記
    記憶装置へのプログラム・ローディング処理を制御する
    監視装置とを具備する情報処理装置において、前記監視
    装置の制御により、前記記憶装置へデータを転送するた
    めのマイクロプログラムを前記制御装置の制御記憶に書
    込み、前記記憶装置へ格納するデータを前記制御装置の
    データ・バッファ・レジスタに書込み、前記マイクロプ
    ログラムの実行を開始させることにより、前記記憶装置
    へ前記データ・バッファ・レジスタの内容を格納するこ
    とを特徴とするプログラム・ローディング方式。
JP59112755A 1984-06-01 1984-06-01 プログラム・ロ−デイング方式 Pending JPS60256857A (ja)

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JP59112755A JPS60256857A (ja) 1984-06-01 1984-06-01 プログラム・ロ−デイング方式

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JP59112755A JPS60256857A (ja) 1984-06-01 1984-06-01 プログラム・ロ−デイング方式

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JPS60256857A true JPS60256857A (ja) 1985-12-18

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ID=14594732

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Application Number Title Priority Date Filing Date
JP59112755A Pending JPS60256857A (ja) 1984-06-01 1984-06-01 プログラム・ロ−デイング方式

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