JPH0675925A

JPH0675925A - 情報処理装置

Info

Publication number: JPH0675925A
Application number: JP4230164A
Authority: JP
Inventors: Nobuko Matsuda; 信子松田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-08-28
Filing date: 1992-08-28
Publication date: 1994-03-18
Anticipated expiration: 2013-06-25
Also published as: JP2768373B2; US5694584A

Abstract

(57)【要約】【目的】バスに接続されたプロセッサが持つレジスタ
に対し、外部からデータを書込む際の待ち時間を短縮
し、全体の処理時間の短縮を図る。【構成】プリプロセッサ１０２の命令実行部２０１
は、ホストＣＰＵから起動されると、種々のパラメータ
を算出し、描画プロセッサ１０４の命令実行部３０１が
処理実行中か否かに拘らず、第１のレジスタ群３０３に
対して結果の値を転送する。その後、描画プロセッサビ
ジー信号５０５が”０”になるのを待って命令実行部３
０１を起動する。その時、ロード信号５０６の指示によ
り、第１のレジスタ群３０３の各レジスタの内容が第２
のレジスタ群３０４内の対応するレジスタに同時に転送
される。命令実行部３０１は、第２のレジスタ群３０４
の更新された値を用いて所定の処理を実行する。これに
より、描画プロセッサ１０４の命令実行部３０１が休止
状態になるのを待つことなく、プリプロセッサ１０２か
ら描画プロセッサ１０４へのデータ転送ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に、２つのプロセッサ間のレジスタ内容転送の方法を改
善した情報処理装置に関する。

【０００２】

【従来の技術】図形の描画を含む処理を行う情報処理装
置においては、図形描画を高速に実行する描画専用のコ
ントローラを接続して利用すれば、図形描画の時間が短
縮される。また、ホストＣＰＵによる図形描画以外の処
理と、描画用コントローラによる図形描画処理を並列に
動作させることができるため、さらに全体の性能の向上
が見込める。

【０００３】上記の描画用コントローラは、座標−アド
レス変換などの描画の前処理を行うプリプロセッサと、
画像用のメモリに対して実際の描画を行う描画プロセッ
サとを備えている。そして描画用コントローラ内でこれ
らが並列してパイプライン処理を行うことにより、さら
に図形描画の高速化を図ることができる。このような描
画用コントローラを用いた構成の場合、描画用コントロ
ーラに所望の図形を描画させるために、ホストＣＰＵ
は、図形の図形の位置・サイズ・線種などを指定するパ
ラメータをプリプロセッサ内のレジスタに転送した後、
直線描画、円描画等とのコマンドをプリプロセッサに対
して発行する。

【０００４】プリプロセッサはホストＣＰＵから発行さ
れた上記描画コマンドに基づき、そのコマンドに対応し
た処理を行う。そしてプリプロセッサは描画プロセッサ
に処理を移す前に、算出した種々のパラメータを描画プ
ロセッサに渡す必要がある。例えば、直線をＤＤＡ（Ｄ
ｉｇｉｔａｌＤｉｆｆｅｒｅｎｃｉａｌＡｎａｌｙ
ｚｅｒ）アルゴリズムを用いて描画するときは、描画開
始アドレス、直線の長さ、ＤＤＡの誤差項、線種等のパ
ラメータをプリプロセッサが計算して、描画プロセッサ
に渡す。そのため、プリプロセッサは、内部に持つレジ
スタの内容を描画プロセッサのレジスタに対して転送
し、その後に描画プロセッサを起動する。

【０００５】ところで従来は、プリプロセッサは、描画
プロセッサが直前に発行されたコマンドに対応する処理
を終えるまで待ってから、次に描画プロセッサが必要と
するパラメータを転送するという方法を行っていた。描
画プロセッサが直前に発行されたコマンドを実行してい
る途中で、プリプロセッサが描画プロセッサのレジスタ
の内容を書き変えてしまうと、正しい描画結果が得られ
ないためである。

【０００６】この方法を、図５および図６を用いて説明
する。この情報処理装置は、図５に示すように、バス１
０１、プリプロセッサ１０２、バス１０３、描画プロセ
ッサ１０４、メモリ１０５を備えている。プリプロセッ
サ１０２内には、命令実行部２０１、リードライト制御
部２０２、マルチプレクサ２０３〜２０６、レジスタ群
２０７が備えられている。また描画プロセッサ１０４内
には、命令実行部３０１、リードライト制御部３０２、
レジスタ群３０４、マルチプレクサ３０５〜３０８が備
えられている。

【０００７】図６は、上記情報処理装置における従来の
プリプロセッサ１０２の処理を表わす流れ図である。ま
ず、外部のホストＣＰＵは、プリプロセッサビジー信号
（ＰＰＢＳＹ）４０５を参照する。プリプロセッサ１０
２の命令実行部２０１がビジー状態であれば、即ちプリ
プロセッサビジー信号４０５が“１”である間は、ウェ
イトする。そして、ビジー状態が解除されると、外部か
らプリプロセッサ１０２内のレジスタ群２０７内のレジ
スタに、図形の座標・属性等、図形を定義するパラメー
タを転送する。必要な値の設定が終わると、レジスタ群
２０７中のコマンドレジスタ（図示せず）にコマンドコ
ードを転送することにより、プリプロセッサ１０２の命
令実行部２０１を起動する。命令実行部２０１は処理を
開始し、実際に図形を描画する画像用メモリ上のアドレ
ス等、描画プロセッサが必要とするパラメータを計算
し、結果をそれぞれレジスタ群２０７内の作業用レジス
タに格納しておく（Ｓ２１）。

【０００８】命令実行部２０１は、パラメータの算出が
完了すると、描画プロセッサビジー信号（ＰＰＢＳＹ）
５０５を参照して、描画プロセッサ１０４の命令実行部
３０１がビジー状態であれば、即ち描画プロセッサビジ
ー信号５０５が“１”である間は、ウェイトする（Ｓ２
２）。そして、ビジー状態が解除されてから、レジスタ
群２０７内の作業用レジスタに格納しておいたパラメー
タを、描画プロセッサ１０４のレジスタ群３０４内の対
応するレジスタに順次転送する（Ｓ２３）。リードライ
ト制御部２０２が、アドレス４０６の値に従って、描画
プロセッサ１０４へのデータの転送であることを識別す
る。

【０００９】ここで、外部から発行されたひとつの描画
コマンドに対するプリプロセッサ１０２の処理は終了す
る。そして、プリプロセッサ１０２は描画プロセッサの
レジスタ群３０４内にあるコマンドレジスタ（図示せ
ず）にコマンドコードを書き込むことにより、描画プロ
セッサ１０４の命令実行部３０１を起動する（Ｓ２
４）。描画プロセッサ１０４はその後、メモリ１０５に
対して描画処理を実行する。命令実行部３０１がレジス
タ群３０４への入出力を行うか、メモリ１０５への入出
力を行うかは、アドレス５０７の値によって、リードラ
イト制御部３０２が選択する。

【００１０】以上に述べたように、プリプロセッサは、
パラメータ計算を描画プロセッサの処理と平行して行う
が、計算結果は作業用レジスタにためておき、描画プロ
セッサ処理が終了してから結果を描画プロセッサに対し
て転送していた。

【００１１】

【発明が解決しようとする課題】ところで上記従来の情
報処理装置において、プリプロセッサは、連続して描画
コマンドが発行されたとき、描画プロセッサが直前に発
行されたコマンドの処理を終了するのを待ち合わせてか
ら、描画プロセッサに対してパラメータを転送してい
た。しかしながら、パラメータを転送している期間はプ
リプロセッサのみが動作して描画プロセッサは休止状態
であり、このため２プロセッサによる並列処理が可能な
構成のメリットが生かされていない。そしてそれ故、連
続して描画コマンドを実行したときには、描画プロセッ
サの休止時間が長く、従って全体の処理に時間がかかっ
てしまうという問題がある。

【００１２】

【課題を解決するための手段】本発明によれば、第１の
プロセッサと第２のプロセッサの２つのプロセッサがバ
スで接続された情報処理装置において、前記第２のプロ
セッサは、命令実行部と、少なくともひとつのレジスタ
を含み前記第１のプロセッサからのアクセスが可能な第
１のレジスタ群と、前記第１のレジスタ群の各レジスタ
に対応するレジスタを含み前記第２のプロセッサの命令
実行部のみが読み書き可能な第２のレジスタ群と、前記
第１のレジスタ群内の各レジスタの内容を前記第２のレ
ジスタ群内の対応する各レジスタに同時に転送する転送
手段とを備え、前記第２のプロセッサの命令実行部が一
連の処理の実行を始める前に、前記転送手段によって、
前記第１のレジスタ群内の各レジスタの値を前記第２の
レジスタ群に転送することを特徴とする情報処理装置が
得られる。

【００１３】

【作用】上記のように転送手段によって第２のプロセッ
サの命令実行部が一連の処理の実行を始める前に第１の
レジスタ群内の各レジスタの値を第２のレジスタ群に転
送することにより、第２のプロセッサの命令実行部が休
止状態になるのを待つことなしに、第１のプロセッサか
ら第２のプロセッサへのデータ転送ができる。この結
果、第２のプロセッサが持つレジスタに対して外部から
データを書込む際の待ち時間が短縮される。

【００１４】

【実施例】

（実施例１）以下に本発明の第１の実施例を図面を用い
て説明する。図１は、本発明の第１の実施例における図
形描画装置の構成を示すブロック図である。図１に示す
ように、本実施例は、外部とプリプロセッサ１２を接続
するバス１０１と、描画前処理を行うプリプロセッサ１
０２と、プリプロセッサと描画プロセッサを接続するバ
ス１０３と、描画処理を行う描画プロセッサ１０４と、
図形描画用のメモリ１０５とを備えている。

【００１５】プリプロセッサ１０２内には、命令実行部
２０１と、命令実行部２０１から出力されるリード信号
４０８とライト信号４０９をマルチプレクサ２０５，２
０６に送るかバス１０３に送るかを判定するリードライ
ト制御部２０２と、バス１０１から入力されるアドレス
４０１と命令実行部２０１から入力されるアドレス４０
６をマルチプレクスするマルチプレクサ２０３と、バス
１０１から入力されるデータ４０２と命令実行部２０１
から入力されるデータ４０７をマルチプレクスするマル
チプレクサ２０４と、バス１０１から入力されるリード
信号４０３と命令実行部２０１から入力されるライト信
号４０８をマルチプレクスするマルチプレクサ２０５
と、バス１０１から入力されるライト信号４０４と命令
実行部２０１から入力されるライト信号４０９をマルチ
プレクスするマルチプレクサ２０６と、描画パラメータ
を格納するレジスタ群２０７とを備えている。

【００１６】また描画プロセッサ内には、命令実行部３
０１と、命令実行部３０１から出力されるリード信号５
０８とライト信号５０９をマルチプレクサ３０４，３０
５に送るかメモリ１０５に送るかを決定するリードライ
ト制御部３０２と、バス１０３とのデータの入出力を行
う第１のレジスタ群３０３と、描画プロセッサが描画処
理に利用する第２のレジスタ群３０６とを備えている。

【００１７】さらにこの実施例の情報処理装置において
以上のような信号の流れがある。バス１０１からプリプ
ロセッサ１０２には、アドレス４０１、データ４０２、
リード信号４０３、ライト信号４０４とが入力される。
命令実行部２０１からバス１０１には、プリプロセッサ
ビジー信号（ＰＰＢＳＹ）４０５が出力される。命令実
行部２０１からマルチプレクサ２０３，２０４には、ア
ドレス４０６、データ４０７が入力される。命令実行部
２０１からリードライト制御部２０２には、リード信号
４０８、ライト信号４０９が入力される。リードライト
制御部２０７からマルチプレクサ２０５，２０６には、
リード信号４１０、ライト信号４１１がそれぞれ入力さ
れる。マルチプレクサ２０３〜２０６からレジスタ群２
０７には、アドレス４１２、データ４１３、リード信号
４１４、ライト信号４１５が入力される。

【００１８】命令実行部２０１からバス１０３には、ア
ドレス４１６、データ４１７が入力される。リードライ
ト制御部２０７からバス１０３には、リード信号４１
８、ライト信号４１９が入力される。バス１０３から描
画プロセッサ１０４には、アドレス５０１、データ５０
２、リード信号５０３、ライト信号５０４が入力され
る。命令実行部３０１からバス１０３には、描画プロセ
ッサビジー信号５０５が入力される。命令実行部３０１
から第１のレジスタ群３０３には、ロード信号５０６が
入力される。命令実行部３０１から第２のレジスタ群３
０４には、アドレス５０７、データ５０８が入力され
る。命令実行部３０１からリードライト制御部３０２に
は、リード信号５０９、ライト信号５１０が入力され
る。リードライト制御部３０２から第２のレジスタ群３
０４には、リード信号５１１、ライト信号５１２が入力
される。命令実行部３０１からメモリ１０５には、アド
レス５１３、データ５１４が入力される。リードライト
制御部３０２からメモリ１０５には、リード信号５１
５、ライト信号５１６が入力される。

【００１９】また図１において、プリプロセッサ１０２
のレジスタ群２０７内のレジスタに対しては、バス１０
１から入力されるアドレス４０１、データ４０２、リー
ド信号４０３、ライト信号４０４、並びに命令実行部２
０１から入力されるアドレス４０６、データ４０７、リ
ード信号４０８、ライト信号４０９を、マルチプレクサ
２０３〜２０６によってマルチプレクサしてアクセスが
行なわれる。プリプロセッサビジー信号４０５が、マル
チプレクサ２０３〜２０６に入力する選択信号となる。
そして、プリプロセッサビジー信号４０５がアクティブ
な期間は、命令実行部２０１からの入力がレジスタ群に
与えられ、またインアクティブな期間は外部からの入力
がレジスタ群２０７に与えられる。

【００２０】描画プロセッサ１０４の第１のレジスタ群
３０３内のレジスタに対しては、バス１０３から入力さ
れるアドレス５０１、データ５０２、リード信号５０
３、ライト信号５０４が、そのまま利用されてアクセス
される。第２のレジスタ群３０４のレジスタに対して
は、命令実行部３０１が、アドレス５０７、データ５０
８、リード信号５０９、ライト信号５１０によってアク
セスが行なわれる。

【００２１】第１のレジスタ群３０３と第２のレジスタ
群３０４は、同サイズのレジスタを同数含んでいる。そ
して、第１のレジスタ群３０３の各レジスタの内容は、
命令実行部３０１からロード信号５０６による指示を受
けたとき、第２のレジスタ群３０４内の対応するレジス
タに全て同時に転送される。

【００２２】プリプロセッサ１０２の命令実行部２０１
から、レジスタ群２０７に対してアクセスを行うか、バ
ス１０３を通じて描画プロセッサ１０４のレジスタ群３
０６に対してアクセスを行うかについては、リードライ
ト制御部２０２が制御を行う。即ち、リードライト制御
部２０２によって、命令実行部２０１から出力されるリ
ード信号４０８とライト信号４０９を、アドレス４０６
の値に従って、マルチプレクサ２０５，２０６に送る
か、バス１０３に送るかが決定される。

【００２３】同様に、描画プロセッサ１０４の命令実行
部３０１から、第２のレジスタ群３０４を対してアクセ
スを行うか、メモリ１０５に対してアクセスを行うかに
ついては、リードライト制御部３０２が制御を行う。即
ち、この場合も上記と同様にリードライト制御部３０２
によって、命令実行部３０１から出力されるリード信号
５０９とライト信号５１０を、アドレス５０７の値に従
って、第２のレジスタ群３０４に送るか、メモリ１０５
に送るかが決定される。

【００２４】以下に、図１、図２を参照して、この第１
の実施例の情報処理装置における処理の流れを説明す
る。尚、図２はこの実施例におけるプリプロセッサ１０
２の処理を表す流れ図である。まず、外部のホストＣＰ
Ｕは、プリプロセッサビジー信号４０５を参照して、プ
リプロセッサ１０２の命令実行部２０１がビジー状態で
あれば、ウェイトする。そして、ビジー状態が解除され
てから、プリプロセッサ１０２内のレジスタ群２０７内
のレジスタに、描画すべき図形を定義するパラメータを
転送する。プリプロセッサビジー信号４０５はインアク
ティブになっているので、マルチプレクサ２０３〜２０
６からの出力であるアドレス４１２、データ４１３、リ
ード信号４１４およびライト信号４１５は、外部から、
即ちバス１０１から入力されたものである。

【００２５】必要なパラメータの設定が終わると、ホス
トＣＰＵは、レジスタ群２０７内のコマンドレジスタ
（図示せず）にコマンドコードを書き込む。これによ
り、プリプロセッサ１０２の命令実行部２０１が起動さ
れ、処理を開始する。プリプロセッサ１０２の起動後
は、ビジー信号４０５がアクティブとなるため、命令実
行部２０１から入力されたアドレス４０６、データ４０
７、リード信号４０８、ライト信号４０９が、マルチプ
レクサ２０３〜２０６を通じてレジスタ群２０７に与え
られる。プリプロセッサ１０２は、レジスタ群２０７内
のレジスタを利用して、描画プロセッサ１０４が必要と
するさまざまなパラメータを算出する処理を行う。１パ
ラメータの算出が終わるごとに、結果の値を描画プロセ
ッサ１０４の第１のレジスタ群３０３内の所定のレジス
タに転送する（Ｓ１１）。このとき、描画プロセッサビ
ジー信号５０５の値にかかわらず転送が行われる。

【００２６】プリプロセッサ１０２は、描画前処理を終
了すると、描画プロセッサビジー信号５０５を参照し
て、命令実行部３０１がビジー状態であればウェイトす
る（Ｓ１２）。そして、ビジー状態が解除されると、描
画プロセッサ１０４の第１のレジスタ群３０３内のコマ
ンドレジスタ（図示せず）にコマンドコードを書き込む
ことにより、命令実行部３０１を起動し（Ｓ１３）、処
理を終了する。

【００２７】描画プロセッサ１０４内では、命令実行部
３０１が起動されたタイミングで、ロード信号５０６の
指示によって、第１のレジスタ群３０３内の各レジスタ
の値が、第２のレジスタ群３０４内の対応するレジスタ
に転送される。その後、命令実行部３０１は、レジスタ
群３０４内のレジスタに新たにロードされた値を利用し
て、メモリ１０５に対し描画処理を実行する。

【００２８】以上のような情報処理装置の動作を示すタ
イミング図が図３である。図３に示すように、描画プロ
セッサ１０４の処理の途中で、プリプロセッサ１０２か
ら描画プロセッサ１０４内のレジスタへのパラメータ転
送が可能である。

【００２９】（実施例２）次に、本発明の第２の実施例
について説明する。この第２の実施例の情報処理装置の
全体の構成は第１の実施例と同様であり、即ち第２の実
外部とプリプロセッサ１０２を接続するバス１０１と、
描画前処理を行うプリプロセッサ１０２と、プリプロセ
ッサ１０２と描画プロセッサ１０４を接続するバス１０
３と、描画処理を行う描画プロセッサ１０４と、図形描
画用のメモリ１０５とを備えている。但し、第１の実施
例では、描画プロセッサ１０４のレジスタを二重化した
が、第２の実施例では、プリプロセッサ１０２のレジス
タを二重化する。プリプロセッサ１０２の構成を第１の
実施例における描画プロセッサ１０４の構成と同じにす
ることにより、外部ＣＰＵは、プリプロセッサ１０２が
処理実行中か否かにかかわらず、パラメータの転送を実
行する。

【００３０】第２の実施例の情報処理装置における動作
を示すタイミング図を図４に示した。図４から明らかな
通り、プリプロセッサ１０２の処理の途中で、ホストＣ
ＰＵからのプリプロセッサ１０２内のレジスタへのパラ
メータ転送が可能である。

【００３１】以上説明した第１の実施例の情報処理装置
では、描画プロセッサの処理実行中に、プリプロセッサ
からのパラメータ転送を受け付けることが可能になる。
また第２の実施例の情報処理装置では、プリプロセッサ
の処理実行中に、ホストＣＰＵからのパラメータ転送を
受け付けることが可能になる。このため、第１、第２の
実施例の情報処理装置によれば、プリプロセッサあるい
は描画プロセッサの休止期間を短縮し、全体としての実
行時間を短縮することができる。

【００３２】以下、同じ長さの直線を毎回属性を変えな
がら１００本連続して描画する場合を例にとり、本発明
の第１、第２の実施例の情報処理装置の効果を説明す
る。まず、ホストＣＰＵがひとつのパラメータを転送す
るのにかかる時間は２００ナノ秒である。従って、２点
のＸＹ座標（Ｘ１，Ｙ１，Ｘ２，Ｙ２）、描画色、描画
時に適用する論理演算の種類、メモリ上の線種データの
長さの７つのパラメータを送るのに要する時間は、２０
０ナノ秒×７＝１．４マイクロ秒である。更に、コマン
ドコードの転送に０．２マイクロ秒かかるので、ＣＰＵ
処理は１．６マイクロ秒となる。

【００３３】１回の直線描画コマンドのプリプロセッサ
処理に４６ステップかかり、そのうち１５ステップが描
画プロセッサへのパラメータ転送であり、１ステップが
描画プロセッサへのコマンド転送である。そしてプリプ
ロセッサの動作周波数が１０メガヘルツの時、１ステッ
プ１００ナノ秒で実行できるので、４６ステップの処理
を行うのに要する時間は、１００ナノ秒×４６ステップ
＝４．６マイクロ秒であり、描画プロセッサへパラメー
タを転送するのにかかる時間は、１００ナノ秒×１５ス
テップ＝１．５マイクロ秒である。

【００３４】まず、描画プロセッサ処理が比較的長く、
６．２マイクロ秒かかる場合について説明する。従来例
におけるホストＣＰＵ、プリプロセッサ、描画プロセッ
サの動作のタイミングを図７に示す。描画プロセッサが
１コマンドの処理を完了してから次のコマンドの処理を
開始するまでの休止期間は、プリプロセッサが描画プロ
セッサにパラメータを転送するのに要する１．５マイク
ロ秒に、コマンド転送に要する０．１マイクロ秒を加え
た時間であり、１．５＋０．１＝．６マイクロ秒とな
る。そして、最初の直線を描画するのにかかかる時間
は、１．６＋４．６＋６．２＝１２．４マイクロ秒であ
り、残りの９９本についてはそれぞれ１回の描画プロセ
ッサ休止時間と描画プロセッサ処理時間を加えた１．６
＋６．２＝７．８マイクロ秒である。従って、上記の１
００本の直線を描画するのに要する時間は、１２．６＋
７．８×９９＝７８４．６（マイクロ秒）となる。

【００３５】一方、第１の実施例の情報処理装置におけ
る動作のタイミングを図３に示す。第１の実施例におい
て上記の１００本の直線を描画する場合、プリプロセッ
サ処理が１コマンドの処理を完了してから次のコマンド
の処理を開始するまでの休止期間は０．１マイクロ秒と
短縮される。そこで、従来例と比べ、全体の処理時間が
（１．６−０．１）×９９＝１４８．５（マイクロ秒）
減少する。よって、実際にかかる時間は、７８４．６−
１４８．５＝６３６．１（マイクロ秒）となり、従来例
と比べて処理時間が８１パーセントに減少する。これ
は、プリプロセッサと描画プロセッサが並列に処理を行
う期間が増えた結果、全体としての実行時間が短縮され
ることによるものである。

【００３６】以上は、描画プロセッサの処理時間がプリ
プロセッサの処理時間より長い場合の例である。ところ
が、プリプロセッサの処理が描画のプロセッサ処理より
も長い時間を要する場合には、第１の実施例の構成で
は、図形描画の連続実行時間を短縮することができな
い。このような場合には、第２の実施例の構成が有効と
なる。そこで以下に、描画する直線の長さが短く、描画
プロセッサ処理の時間が３．０マイクロ秒で、他の条件
は上記と同様であった場合について次に説明する。

【００３７】この場合における、従来例のホストＣＰ
Ｕ、プリプロセッサ、描画プロセッサの動作のタイミン
グを図８に示す。最後の１本の直線を除き、描画プロセ
ッサの処理時間は、ホストＣＰＵまたはプリプロセッサ
の処理時間に隠れるので、前記の１００本の直線を描画
するのに要する時間は、（１．６＋４．６）×１００＋
３．０＝６２３．０（マイクロ秒）となる。尚、プリプ
ロセッサが１コマンドの処理を完了してから次のコマン
ドの処理を開始するまでの休止期間は、ホストＣＰＵが
１コマンドについてのパラメータ転送およびコマンド転
送に要する１．６マイクロ秒である。

【００３８】次に第２の実施例における動作のタイミン
グを図４に示す。第２の実施例において上記の１００本
の直線を描画するとき、プリプロセッサが１コマンドの
処理を完了してから次のコマンドの処理を開始するまで
の休止期間は、ホストＣＰＵがコマンドコードを転送す
るための０．２マイクロ秒である。そこで、従来例と比
べ、全体の処理時間が、（１．６−０．２）×９９＝１
３８．６（マイクロ秒）減少する。従って、１００本の
直線の描画にかかる時間は６２３．０−１４８．５＝４
８４．４（マイクロ秒）となり、従来例と比べて処理時
間が７８パーセントに減少する。即ち、外部ＣＰＵとプ
リプロセッサが並列に処理を行う期間が増えた結果、全
体としての実行時間が短縮される。

【００３９】そして、以上の説明から、プリプロセッサ
と描画プロセッサの双方においてレジスタを二重化して
おけば、プリプロセッサ処理時間の方が長い場合、およ
び描画プロセッサ処理時間の方が長い場合のどちらかに
も対応することができることが判る。ところで本発明で
は、レジスタを二重に持たせるためにハードウェア量は
増加する。このため、特に高速化したい処理に関するレ
ジスタのみを二重化して、他のレジスタは従来の方法で
アクセスすることにより、ハードウェア量を抑えること
も可能である。

【００４０】

【発明の効果】以上の通り、本発明の情報処理装置によ
れば、第２のプロセッサの命令実行部が休止状態になる
のを待つことなしに、第１のプロセッサから第２のプロ
セッサへのデータ転送ができる。このため、第２のプロ
セッサが持つレジスタに対して外部からデータを書込む
際の待ち時間が短縮される。即ち、バスに接続されたプ
ロセッサが持つレジスタに対し、外部からデータを書込
む際の待ち時間を短縮して、全体の処理時間の短縮を図
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の情報処理装置の構成を
示すブロック図である。

【図２】第１の実施例におけるプリプロセッサの処理を
示す流れ図である。

【図３】第１の実施例におけるＣＰＵ、プリプロセッ
サ、描画プロセッサの動作のタイミングを示す説明図で
ある。

【図４】第２の実施例におけるＣＰＵ、プリプロセッ
サ、描画プロセッサの動作のタイミングを示す説明図で
ある。

【図５】従来例における情報処理装置の構成を示すブロ
ック図である。

【図６】従来例におけるプリプロセッサの処理を示す流
れ図である。

【図７】従来例におけるＣＰＵ、プリプロセッサ、描画
プロセッサの動作のタイミングを示す説明図である。

【図８】従来例におけるＣＰＵ、プリプロセッサ、描画
プロセッサの動作のタイミングを示す説明図である。

【符号の説明】

１０１，１０３バス１０２プリプロセッサ１０４描画プロセッサ１０５メモリ２０１，３０１命令実行部２０２，３０２リードライト制御部２０３〜２０６、３０５〜３０８マルチプレクサ２０７，３０３，３０４レジスタ群４０１，４０６，４１２，４１６，５０１，５０７，５
１３，５１７アドレス４０２，４０７，４１３，４１７，５０２，５０８，５
１４，５１８データ４０５プリプロセッサビジー信号５０５描画プロセッサビジー信号４０３，４０８，４１０，４１４，４１８，５０３，５
０９，５１１，５１５，５１９リード信号４０４，４０９，４１１，４１５，４１９，５０４，５
１０，５１２，５１６，５２０ライト信号５０６ロード信号

Claims

【特許請求の範囲】

【請求項１】第１のプロセッサと第２のプロセッサの
２つのプロセッサがバスで接続された情報処理装置にお
いて、前記第２のプロセッサは、命令実行部と、少なくともひ
とつのレジスタを含み前記第１のプロセッサからのアク
セスが可能な第１のレジスタ群と、前記第１のレジスタ
群の各レジスタに対応するレジスタを含み前記第２のプ
ロセッサの命令実行部のみが読み書き可能な第２のレジ
スタ群と、前記第１のレジスタ群内の各レジスタの内容
を前記第２のレジスタ群内の対応する各レジスタに同時
に転送する転送手段とを備え、前記第２のプロセッサの命令実行部が一連の処理の実行
を始める前に、前記転送手段によって、前記第１のレジ
スタ群内の各レジスタの値を前記第２のレジスタ群に転
送することを特徴とする情報処理装置。