JPH03208152A - Ｄｍａ転送方式 - Google Patents
Ｄｍａ転送方式Info
- Publication number
- JPH03208152A JPH03208152A JP268990A JP268990A JPH03208152A JP H03208152 A JPH03208152 A JP H03208152A JP 268990 A JP268990 A JP 268990A JP 268990 A JP268990 A JP 268990A JP H03208152 A JPH03208152 A JP H03208152A
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- dma transfer
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- 238000000034 method Methods 0.000 claims description 12
- 239000000872 buffer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000283014 Dama Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- JNSGIVNNHKGGRU-JYRVWZFOSA-N diethoxyphosphinothioyl (2z)-2-(2-amino-1,3-thiazol-4-yl)-2-methoxyiminoacetate Chemical compound CCOP(=S)(OCC)OC(=O)C(=N/OC)\C1=CSC(N)=N1 JNSGIVNNHKGGRU-JYRVWZFOSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＤＭＡ転送方式に関し、特にホストからインタ
フェースを介して人出力装置に対してデタ転送を行う際
の入出力装置内のＤＭＡ転送方式に関するものである。
フェースを介して人出力装置に対してデタ転送を行う際
の入出力装置内のＤＭＡ転送方式に関するものである。
従来技術
従来のこの種のＤＡＭＡ転送方式には、インタフェース
のデータバス幅でＤＭＡ転送を行う方式と、内部バス幅
でＤ Ｍ Ａ転送を行う方式とがある。
のデータバス幅でＤＭＡ転送を行う方式と、内部バス幅
でＤ Ｍ Ａ転送を行う方式とがある。
第２図は一般的な人出力装置におけるＤＭＡ転送を実行
する場合の概略図である。外部インタフェース１は１バ
イト幅のデータ幅を有しており、ホスト（図示せず）に
接続されている。
する場合の概略図である。外部インタフェース１は１バ
イト幅のデータ幅を有しており、ホスト（図示せず）に
接続されている。
また、人出力装置の内部バス２は２バイト幅を有してお
り、この内部バス２と外部インタフエス１との間にはイ
ンタフェース制御部３が設けられている。
り、この内部バス２と外部インタフエス１との間にはイ
ンタフェース制御部３が設けられている。
このインタフェース制御部３は、インタフェース１及び
内部バス２の各々との間のデータ授受をなす人出力バッ
ファ１０及び２０を有しており、また、ホストからの１
バイトずつのデータを内部バス２のデータ幅である２バ
イトデータまで蓄積するための１対のレジスタ４０．５
０を有している。
内部バス２の各々との間のデータ授受をなす人出力バッ
ファ１０及び２０を有しており、また、ホストからの１
バイトずつのデータを内部バス２のデータ幅である２バ
イトデータまで蓄積するための１対のレジスタ４０．５
０を有している。
内部バス２には人出力バッファ４を介してプロセッサ７
が接続され、同しく入出力ハッファ５を介してＤＭＡ転
送制御部６が接続されている。
が接続され、同しく入出力ハッファ５を介してＤＭＡ転
送制御部６が接続されている。
いま、バスの効率や転送速度を考慮して、内部バス２の
データ幅すなわち２バイト幅でデータ転送を行う場合を
考える。ここで内部バス２はその上位８ビット（上位１
バイト）には偶数アドレスのデータを、下位８ビット（
下位１バイト）には奇数アドレスのデータを夫々転送す
るために用いられるという規則があるものとする。
データ幅すなわち２バイト幅でデータ転送を行う場合を
考える。ここで内部バス２はその上位８ビット（上位１
バイト）には偶数アドレスのデータを、下位８ビット（
下位１バイト）には奇数アドレスのデータを夫々転送す
るために用いられるという規則があるものとする。
かかる場合、インタフェース制御部３はインクフェース
１上からデータを受取ると、そのデータを書込むアドレ
スが偶数ならば内部メモリ（図示せず）に書込まず、イ
ンタフェース制御部３内の例えばレジスタ４０に蓄え、
次に続く奇数アドレスのデータをレジスタ５ｏに蓄え、
そしてこれ等両レジスタ４０．５０に蓄えられているデ
ータを加えて２バイトデータとして内部バス２を介して
内部メモリへ書込む様、ＤＭＡ転送制御部６に対して要
求を発生するようになっている。
１上からデータを受取ると、そのデータを書込むアドレ
スが偶数ならば内部メモリ（図示せず）に書込まず、イ
ンタフェース制御部３内の例えばレジスタ４０に蓄え、
次に続く奇数アドレスのデータをレジスタ５ｏに蓄え、
そしてこれ等両レジスタ４０．５０に蓄えられているデ
ータを加えて２バイトデータとして内部バス２を介して
内部メモリへ書込む様、ＤＭＡ転送制御部６に対して要
求を発生するようになっている。
こノ方式では、もしＤＭＡ転送開始アドレスが奇数であ
る場合には、最初にインタフェース１上からデータを受
取ったときに、その前の偶数アドレスのデータはインタ
フェース制御部内に存在しないために、２バイト幅での
ＤＭＡ転送及びメモリライトは不可能となる。
る場合には、最初にインタフェース１上からデータを受
取ったときに、その前の偶数アドレスのデータはインタ
フェース制御部内に存在しないために、２バイト幅での
ＤＭＡ転送及びメモリライトは不可能となる。
同様にして、データ転送終了時に、最終アドレスが奇数
アドレスでなければ、最後のバイトのメモリライトも、
２バイトバス幅でのＤＭＡ転送は不可能となる。
アドレスでなければ、最後のバイトのメモリライトも、
２バイトバス幅でのＤＭＡ転送は不可能となる。
そこで、この様な場合には、ＤＭＡ転送制御部６の代り
に、入出力装置全体を制御するプロセッサ７によりイン
タフェース制御部３から内部メモリへデータ転送を実行
する必要があり、上記の様なデータ転送開，始時と終了
時には、プロセッサ７によるデータ転送制御を行い、そ
の中間はＤ Ｍ Ａ転送制御部６による制御を行ってい
る。
に、入出力装置全体を制御するプロセッサ７によりイン
タフェース制御部３から内部メモリへデータ転送を実行
する必要があり、上記の様なデータ転送開，始時と終了
時には、プロセッサ７によるデータ転送制御を行い、そ
の中間はＤ Ｍ Ａ転送制御部６による制御を行ってい
る。
第３図はその場合の動作処理フローであり、第４図はこ
の場合のバスサイクルの態様を示したものである。第４
図（Ａ）はデータ転送開始のバスサイクル、（Ｂ）は中
間の通常状態のバスサイクル、（Ｃ）は最後のバスサイ
クルである。
の場合のバスサイクルの態様を示したものである。第４
図（Ａ）はデータ転送開始のバスサイクル、（Ｂ）は中
間の通常状態のバスサイクル、（Ｃ）は最後のバスサイ
クルである。
ＤＭＡ転送制御部６は第４図（Ｂ）のバスサイクルのみ
起動可能であるので、（Ａ＞及び（Ｃ）のバスサイクル
についてはプロセッサ７が代行することになるのである
。
起動可能であるので、（Ａ＞及び（Ｃ）のバスサイクル
についてはプロセッサ７が代行することになるのである
。
第５図（Ａ）は従来のかかる場合のバスサイクルの流れ
をタイムチャート的に示したものであり、先ずインタフ
ェース制御部３にデータを受けると、プロセッサ７かこ
れを読取り、内部メモリへのメモリライト（パーシャル
ライト）を行い（第３図のステップ３１）、ＤＭＡ転送
制御部６へ制御を移す。最後に、再びプロセッサ７へ制
御が移り、データのメモリライト（パーシャルライト）
がなされる（第３図のステップ３２）。
をタイムチャート的に示したものであり、先ずインタフ
ェース制御部３にデータを受けると、プロセッサ７かこ
れを読取り、内部メモリへのメモリライト（パーシャル
ライト）を行い（第３図のステップ３１）、ＤＭＡ転送
制御部６へ制御を移す。最後に、再びプロセッサ７へ制
御が移り、データのメモリライト（パーシャルライト）
がなされる（第３図のステップ３２）。
インタフェース外のホストとの交信は、最初からＤＭＡ
転送制御部６による終了までの期間である。
転送制御部６による終了までの期間である。
この様な従来技術では、プロセッサによる代行、ＤＭＡ
転送制御部への制御の移行等には時間かかかり、ホスト
を待たせることになる。
転送制御部への制御の移行等には時間かかかり、ホスト
を待たせることになる。
発明の目的
本発明の目的は、データ転送時のホストの待ち時間を極
力少くするようにしたＤＭＡ転送方式を提供することに
ある。
力少くするようにしたＤＭＡ転送方式を提供することに
ある。
発明の構成
本発明によれば、所定のバイト数幅のデータバスを有す
るインタフェースと、前記バイト数幅の整数倍の内部バ
スと、前記インタフェースによるホストとのデータ転送
の制御を行い、前記ホストからのデータを前記内部バス
のバス幅に相当するバイト数まで蓄積するレジスタを有
するインタフェース制御千段と、前記インタフェース制
御部と内部メモリ間のＤＭＡ転送を制御するＤＭＡ転送
制御手段と、これ等手段を制御するプロセッサとを含む
人出力装置におけるＤＭＡ転送方式であって、前記内部
データバス幅のデータ単位て処理可能なＤＭＡ転送につ
いては前記ＤＭＡ転送制御手段により実行し、ＤＭＡ転
送開始部分か前記内部バスのデータ幅ではＤＭＡ転送を
実行できないものについては、前記ＤＭＡ転送開始部分
のデータを一時前記プロセッサ内のレジスタに退避して
、ＤＭＡ転送終了時に前記レジスタ内の退避データを前
記内部メモリ内のＤＭＡ転送開始アドレスに書込むよう
にしたことを特徴とするＤＭＡ転送方式が得られる。
るインタフェースと、前記バイト数幅の整数倍の内部バ
スと、前記インタフェースによるホストとのデータ転送
の制御を行い、前記ホストからのデータを前記内部バス
のバス幅に相当するバイト数まで蓄積するレジスタを有
するインタフェース制御千段と、前記インタフェース制
御部と内部メモリ間のＤＭＡ転送を制御するＤＭＡ転送
制御手段と、これ等手段を制御するプロセッサとを含む
人出力装置におけるＤＭＡ転送方式であって、前記内部
データバス幅のデータ単位て処理可能なＤＭＡ転送につ
いては前記ＤＭＡ転送制御手段により実行し、ＤＭＡ転
送開始部分か前記内部バスのデータ幅ではＤＭＡ転送を
実行できないものについては、前記ＤＭＡ転送開始部分
のデータを一時前記プロセッサ内のレジスタに退避して
、ＤＭＡ転送終了時に前記レジスタ内の退避データを前
記内部メモリ内のＤＭＡ転送開始アドレスに書込むよう
にしたことを特徴とするＤＭＡ転送方式が得られる。
実施例
以下、本発明の実施例について図面を用いて説明する。
第１図は本発明の実施例の動作を示すフローチャートで
あり、第５図（Ｂ）にその動作タイムチャートを示す。
あり、第５図（Ｂ）にその動作タイムチャートを示す。
本発明では、第４図（Ａ）に示した如きバスサイクルが
必要な最初のデータ転送処理では、プロセッサ７が第１
回目のバスサイクルでインタフェース制御部３から最初
のデータを弓取り、そのデータは内部メモリに書込まず
にプロセッサ７内の図示せぬレジスタに一時退避してお
くのである（第１図のステップ４１参照）。そして直ち
にＤＭＡ転送制御部６に対して制御を移し（ステップ４
２）、第４図（Ｂ）のバスサイクルが順次実行される（
ステップ４３．４４）。
必要な最初のデータ転送処理では、プロセッサ７が第１
回目のバスサイクルでインタフェース制御部３から最初
のデータを弓取り、そのデータは内部メモリに書込まず
にプロセッサ７内の図示せぬレジスタに一時退避してお
くのである（第１図のステップ４１参照）。そして直ち
にＤＭＡ転送制御部６に対して制御を移し（ステップ４
２）、第４図（Ｂ）のバスサイクルが順次実行される（
ステップ４３．４４）。
ＤＭＡ転送制御部６によるＤＭＡ転送が終了すると、最
後のデータ転送を行うべく、プロセッサ７へ始めて制御
が移され、インタフェース制御部３から最後のデータを
読出しくステップ４５）、第４図（Ｃ）のバスサイクル
により内部メモリへ最終データのパーシャルライトかな
される（ステップ４６）。
後のデータ転送を行うべく、プロセッサ７へ始めて制御
が移され、インタフェース制御部３から最後のデータを
読出しくステップ４５）、第４図（Ｃ）のバスサイクル
により内部メモリへ最終データのパーシャルライトかな
される（ステップ４６）。
その後、第４図（Ａ）のバスサイクルによりプロセッサ
７内のレジスタに一時退避していた最初のデータが内部
メモリへパーシャルライトされる（ステップ４７）。
７内のレジスタに一時退避していた最初のデータが内部
メモリへパーシャルライトされる（ステップ４７）。
この様にすれば、インタフェース１上からデタ入力を行
う場合に、データ転送の最後にプロセッサ７によるデー
タ転送があっても、その時点ではインタフェース１上で
は既にデータ転送は終了しているので、ホストを待たせ
ることはなくなるのである。データ転送開始時における
プロセッサ７内の退避データを内部メモリへライト実行
しても、ホストに影響することはない。
う場合に、データ転送の最後にプロセッサ７によるデー
タ転送があっても、その時点ではインタフェース１上で
は既にデータ転送は終了しているので、ホストを待たせ
ることはなくなるのである。データ転送開始時における
プロセッサ７内の退避データを内部メモリへライト実行
しても、ホストに影響することはない。
発明の効果
叙上の如く、本発明によれば、内部バスの効率を考慮し
て内部バスのデータ幅でＤＭＡ転送を行う場合、内部バ
ス幅でデータ転送ができずプロセッサによるデータ転送
を行う必要があるとき、当該プロセッサによるデータ転
送処理を全てのデタ転送か終了｛７た後に、最初と最後
のデータ転送をまとめて行うようにしているので、イン
クフェスの性能維持か図れるという効果がある。
て内部バスのデータ幅でＤＭＡ転送を行う場合、内部バ
ス幅でデータ転送ができずプロセッサによるデータ転送
を行う必要があるとき、当該プロセッサによるデータ転
送処理を全てのデタ転送か終了｛７た後に、最初と最後
のデータ転送をまとめて行うようにしているので、イン
クフェスの性能維持か図れるという効果がある。
第１図は本定明の実施例の動作を示すフローチャート、
第２図は人出力装置におけるＤＭＡ転送を行う場合の一
般的なＩｌＩ！戊を示すシステムブロック図、第３図は
従来のＤＭＡ転送を示す動作フロチャート、第４図はＤ
ＭＡ転送時のバスサイクルの態様を示す図、第５図（Ａ
）は従来のＤＭＡ転送時のタイムチャート、第５図（Ｂ
）は本発明の実施例におけるＤＭＡ転送時のタイムチャ
ートである。 主要部分の符号の説明 １・・・・・・外部インタフェース ２・・・・・・内部バス ３・・・・・・インタフェース制御部 ６・・・・・・ＤＭＡ転送制御部 ７・・・・・プロセッサ ４０．５０・・・・・レジスタ
第２図は人出力装置におけるＤＭＡ転送を行う場合の一
般的なＩｌＩ！戊を示すシステムブロック図、第３図は
従来のＤＭＡ転送を示す動作フロチャート、第４図はＤ
ＭＡ転送時のバスサイクルの態様を示す図、第５図（Ａ
）は従来のＤＭＡ転送時のタイムチャート、第５図（Ｂ
）は本発明の実施例におけるＤＭＡ転送時のタイムチャ
ートである。 主要部分の符号の説明 １・・・・・・外部インタフェース ２・・・・・・内部バス ３・・・・・・インタフェース制御部 ６・・・・・・ＤＭＡ転送制御部 ７・・・・・プロセッサ ４０．５０・・・・・レジスタ
Claims (1)
- （１）所定のバイト数幅のデータバスを有するインタフ
ェースと、前記バイト数幅の整数倍の内部バスと、前記
インタフェースによるホストとのデータ転送の制御を行
い、前記ホストからのデータを前記内部バスのバス幅に
相当するバイト数まで蓄積するレジスタを有するインタ
フェース制御手段と、前記インタフェース制御部と内部
メモリ間のＤＭＡ転送を制御するＤＭＡ転送制御手段と
、これ等手段を制御するプロセッサとを含む入出力装置
におけるＤＭＡ転送方式であって、前記内部データバス
幅のデータ単位で処理可能なＤＭＡ転送については前記
ＤＭＡ転送制御手段により実行し、ＤＭＡ転送開始部分
が前記内部バスのデータ幅ではＤＭＡ転送を実行できな
いものについては、前記ＤＭＡ転送開始部分のデータを
一時前記プロセッサ内のレジスタに退避して、ＤＭＡ転
送終了時に前記レジスタ内の退避データを前記内部メモ
リ内のＤＭＡ転送開始アドレスに書込むようにしたこと
を特徴とするＤＭＡ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP268990A JPH03208152A (ja) | 1990-01-10 | 1990-01-10 | Ｄｍａ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP268990A JPH03208152A (ja) | 1990-01-10 | 1990-01-10 | Ｄｍａ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03208152A true JPH03208152A (ja) | 1991-09-11 |
Family
ID=11536252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP268990A Pending JPH03208152A (ja) | 1990-01-10 | 1990-01-10 | Ｄｍａ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03208152A (ja) |
-
1990
- 1990-01-10 JP JP268990A patent/JPH03208152A/ja active Pending
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