JPS60256858A - プログラム・ロ−デイング処理方式 - Google Patents
プログラム・ロ−デイング処理方式Info
- Publication number
- JPS60256858A JPS60256858A JP11275684A JP11275684A JPS60256858A JP S60256858 A JPS60256858 A JP S60256858A JP 11275684 A JP11275684 A JP 11275684A JP 11275684 A JP11275684 A JP 11275684A JP S60256858 A JPS60256858 A JP S60256858A
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- JP
- Japan
- Prior art keywords
- control
- microprogram
- memory
- data
- address
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、監視装置を経由してデータ処理装置にプログ
ラムをローディングする方式に係り、特に監視装置より
スキャン動作でデータ・ブロックと記憶装置転送用マイ
クロプログラムをマイクロプログラム制御記憶へ格納し
、監視装置の指示により転送用マイクロプログラムを実
行させてマイクロプログラム制御記憶に格納されたデー
タ・ブロックを記憶装置へ転送するプログラム・ローデ
ィング処理方式に関するものである。
ラムをローディングする方式に係り、特に監視装置より
スキャン動作でデータ・ブロックと記憶装置転送用マイ
クロプログラムをマイクロプログラム制御記憶へ格納し
、監視装置の指示により転送用マイクロプログラムを実
行させてマイクロプログラム制御記憶に格納されたデー
タ・ブロックを記憶装置へ転送するプログラム・ローデ
ィング処理方式に関するものである。
監視装置、例えばサービス・プロセッサよりスキャン動
作によりデータ処理装置のプログラムをローディンする
方式としては、 ■ 格納する記憶装置へ直接スキャンにより1m+ =
ドする方法、 ■ データ処理装置のプロセッサ部に命令を逐次実行さ
せ、記憶装置ヘロードする方法、などを知られている。
作によりデータ処理装置のプログラムをローディンする
方式としては、 ■ 格納する記憶装置へ直接スキャンにより1m+ =
ドする方法、 ■ データ処理装置のプロセッサ部に命令を逐次実行さ
せ、記憶装置ヘロードする方法、などを知られている。
しかしながら、前者はハードウエア量が増大するという
欠点があり、後者は初期設定が繁雑であり月つローティ
ング時間が長くなるという欠点を有している。
欠点があり、後者は初期設定が繁雑であり月つローティ
ング時間が長くなるという欠点を有している。
本発明は、上記の欠点を除去するものであって監視装置
よりプログラムをローディングする方式において、高速
で且つ簡単な手順でプログラムを記憶装置にローディン
グできるようにすることを目的とてしいる。
よりプログラムをローディングする方式において、高速
で且つ簡単な手順でプログラムを記憶装置にローディン
グできるようにすることを目的とてしいる。
そしてそのため、本発明のプログラム・ローディング処
理方式は、記憶装置と、該記憶装置へのアクセス手段を
持つと共に書替え可能な制御記憶を有するマイクロプロ
グラム制御方式の制御装置と、前記制御記憶へのアクセ
ス手段を持つと共に前記記憶装置−・のプログラム・ロ
ーディング処理を制御する監視装置とを具備する情報処
理システムにおいて、前記監視装置と制御により、前記
記憶装置へ格納すべきデーり・ブロック及び該データ・
ブロックを前記記憶装置に転送するためのマイクロプロ
グラムを上記制御装置の制御記憶に書き込み、前記マイ
クロプログラムの実行を開始させ、これにより前記記憶
装置への前記データ・ブロックの格納を行うことを特徴
とするものである。
理方式は、記憶装置と、該記憶装置へのアクセス手段を
持つと共に書替え可能な制御記憶を有するマイクロプロ
グラム制御方式の制御装置と、前記制御記憶へのアクセ
ス手段を持つと共に前記記憶装置−・のプログラム・ロ
ーディング処理を制御する監視装置とを具備する情報処
理システムにおいて、前記監視装置と制御により、前記
記憶装置へ格納すべきデーり・ブロック及び該データ・
ブロックを前記記憶装置に転送するためのマイクロプロ
グラムを上記制御装置の制御記憶に書き込み、前記マイ
クロプログラムの実行を開始させ、これにより前記記憶
装置への前記データ・ブロックの格納を行うことを特徴
とするものである。
以下、本発明の実施例を図面を参照しつつ説明する。
第1図は本発明が適用されるシステムの1例を示す図で
ある。第1図において、1はデータ処理装置、2はサー
ビス・プセノサ、3はsvp <サービス・プロセッサ
)インクフェース・アダプタ、4は処理装置、5は10
制御装置、6は主メモリをそれぞれ示している。データ
処理装置】は、S■Pインタフェース・アダプタ3、処
理装置4.10制御装置5及び主メモリ6から構成され
ている。処理装置4.10制御装置5及び主メモリ61
はアドレス・ハスABに接続されていると共にデータ・
ハスDBにも接続されている。サービス・ 1.1プロ
セッサ2とSVPインタフェース・アダプタ3は信号線
に接続されている。SVPインタフェース・アダプタ3
ば、サービス・プロセッサ2からのコマンドに従いデー
タ処理装置1に対するスキャンイン/スキャンアウトを
行うものである。
ある。第1図において、1はデータ処理装置、2はサー
ビス・プセノサ、3はsvp <サービス・プロセッサ
)インクフェース・アダプタ、4は処理装置、5は10
制御装置、6は主メモリをそれぞれ示している。データ
処理装置】は、S■Pインタフェース・アダプタ3、処
理装置4.10制御装置5及び主メモリ6から構成され
ている。処理装置4.10制御装置5及び主メモリ61
はアドレス・ハスABに接続されていると共にデータ・
ハスDBにも接続されている。サービス・ 1.1プロ
セッサ2とSVPインタフェース・アダプタ3は信号線
に接続されている。SVPインタフェース・アダプタ3
ば、サービス・プロセッサ2からのコマンドに従いデー
タ処理装置1に対するスキャンイン/スキャンアウトを
行うものである。
第2図は■0制御装置の1実施例のブロック図である。
第2図において、7はデータ・バッファ・レジスタ、8
はアドレス・レジスタ、9はセレクタ、10は制御メモ
リ、11はマイクロプログラム・アドレス・カウンタ、
12はMPC歩進回路、13はCM続出レしスク、14
は演算ユニット、15はCM命令制御部、16はマイク
ロプログラム制御用レジスタ群をそれぞれ示している。
はアドレス・レジスタ、9はセレクタ、10は制御メモ
リ、11はマイクロプログラム・アドレス・カウンタ、
12はMPC歩進回路、13はCM続出レしスク、14
は演算ユニット、15はCM命令制御部、16はマイク
ロプログラム制御用レジスタ群をそれぞれ示している。
なお、MPCはマイクロプログラム・アドレス・カウン
タの略であり、CMは制御メモリの略である。主メモリ
6にプログラムをローディングする場合、スギャン動作
指示(図示せず)により、データ・ハソハア7にはスキ
ャン′IfJ報が、アドレス・レジスタ8にはスキャン
・アドレスがセットされて、必要に応じてスキャンが行
われる。データ処理装置1の■PL(イニシャル・プロ
グラム・ロープインク)を行う場合、主メモリ6にサー
ビス・ブロセ・ノサ2から必要なプログラム(例えばブ
ートストラップ・プログラム)を格納し、そのプログラ
ムを実行させてホストから運用プログラムを格納するが
、サービス・プロセッサ2からプログラムをローディン
グする場合、制御メモ1月0の第1の領域にデータ転送
用のマイクロプログラムをスキャンにより予め格納して
おく。そして、プログラムを幾つかのデータ・ブロック
に分けて制御メモ1月Oの第2の領域に格納し、サービ
ス・ブロセ・7す2の指示により前記マイクロプログラ
ムに起動をかけて制御メモリ10の第2の領域に格納さ
れているデータをデータ・バッファ・レジスタ7を介し
てアドレス・レジスタ8で指定された主メモリ6の記憶
場所に書込む。
タの略であり、CMは制御メモリの略である。主メモリ
6にプログラムをローディングする場合、スギャン動作
指示(図示せず)により、データ・ハソハア7にはスキ
ャン′IfJ報が、アドレス・レジスタ8にはスキャン
・アドレスがセットされて、必要に応じてスキャンが行
われる。データ処理装置1の■PL(イニシャル・プロ
グラム・ロープインク)を行う場合、主メモリ6にサー
ビス・ブロセ・ノサ2から必要なプログラム(例えばブ
ートストラップ・プログラム)を格納し、そのプログラ
ムを実行させてホストから運用プログラムを格納するが
、サービス・プロセッサ2からプログラムをローディン
グする場合、制御メモ1月0の第1の領域にデータ転送
用のマイクロプログラムをスキャンにより予め格納して
おく。そして、プログラムを幾つかのデータ・ブロック
に分けて制御メモ1月Oの第2の領域に格納し、サービ
ス・ブロセ・7す2の指示により前記マイクロプログラ
ムに起動をかけて制御メモリ10の第2の領域に格納さ
れているデータをデータ・バッファ・レジスタ7を介し
てアドレス・レジスタ8で指定された主メモリ6の記憶
場所に書込む。
第3閣はサービス・プロセッサ2の処理を流れを示す図
である。サービス・プロセッサ2はプログラムのローデ
ィングを行うとき下記のような処理を行う。
である。サービス・プロセッサ2はプログラムのローデ
ィングを行うとき下記のような処理を行う。
■ スギャンインにより制御メモリ10の第1の領域に
データ転送用マイクロプログラムを格納する。
データ転送用マイクロプログラムを格納する。
■ スキャンインにより制御メモリエ0の第2の領域へ
プログラム用データ・ブロックを1ブロック分格納する
。
プログラム用データ・ブロックを1ブロック分格納する
。
■ スキャンインによりアドレス・レジスタ8に主メモ
リ6の書込み先頭アドレスをセットする。
リ6の書込み先頭アドレスをセットする。
■ スキャンインによりマイクロプログラム制御レジス
タ群1Gに、制御メモ1月Oにおける第2の領域のアド
レス・ポインタ(先頭及び終了)をセントする。
タ群1Gに、制御メモ1月Oにおける第2の領域のアド
レス・ポインタ(先頭及び終了)をセントする。
■ スキャンインによりマイクロプログラム・アドレス
・カウンタ11に、データ転送用マイクロプログラムの
制御メモリ先頭アドレスをセットる。
・カウンタ11に、データ転送用マイクロプログラムの
制御メモリ先頭アドレスをセットる。
■ 制御動作指示により10制御装置5のマイクロプロ
グラムの起動処理を行い、データ転送処理を開始させる
。
グラムの起動処理を行い、データ転送処理を開始させる
。
■ 全ブo 、りの転送が終了したか否かを調べる。
Noのときは■の処理に戻り、Yesのときは処理終了
とする。
とする。
第4図はデータ転送用マイクロプログラムの処理の流れ
を示す図である。このマイクロプログラムの実行により
下記のような処理が行われる。
を示す図である。このマイクロプログラムの実行により
下記のような処理が行われる。
■ マイクロプログラム制御用レジスタ群16にセント
されている制御メモリ刊における第2の領域の先頭アド
レス・ポインタで示されている制御メモリ領域の内容を
データ・バッファ・レジスタ7に転送する。
されている制御メモリ刊における第2の領域の先頭アド
レス・ポインタで示されている制御メモリ領域の内容を
データ・バッファ・レジスタ7に転送する。
■ 制御メモリ10における第2の領域の先頭アドレス
・ポインタを更新(+1)する。
・ポインタを更新(+1)する。
■ アドレス・レジスタ8で示される主メモリ6の番地
にデータ・バッファ・レジスタ7の内容を格納する。
にデータ・バッファ・レジスタ7の内容を格納する。
■ アドレス・レジスタ8を更新(+1)する。
■ 制御メモリ10の有効アドレス分転送終了したか、
即ちCM先頭アドレス・ポインタがCM終了アドレス・
ポインタより大となったか、否かを調べる。Yesのと
きは処理終了とし、N。
即ちCM先頭アドレス・ポインタがCM終了アドレス・
ポインタより大となったか、否かを調べる。Yesのと
きは処理終了とし、N。
のときは■に戻る。 ′
〔発明の効果〕
以上の説明から明らかなように、本発明はIO制御装置
のような制御装置の制御メモリにデータ転送用マイクロ
プログラムを格納し、且つ前記制御メモリにデータ・ブ
ロックを一旦格納し、これを主メモリに転送することに
より、高速で且つ容易な手順でプログラムのローディン
グが可能となる。
のような制御装置の制御メモリにデータ転送用マイクロ
プログラムを格納し、且つ前記制御メモリにデータ・ブ
ロックを一旦格納し、これを主メモリに転送することに
より、高速で且つ容易な手順でプログラムのローディン
グが可能となる。
第1図は本発明が適用されるシステムの1例を示す図、
第2図は(O制御装置の1実施例のブロック図、第3図
はサービス・プロセッサの処理の流れを示す図、第4図
はデータ転送用のマイクロプログラムの処理の流れを示
す図である。 1・−データ処理装置、2−サービス・プロセッサ、3
−3 V Pインタフェース・アダプタ、4−処理装置
、5−10制御装置、6−生メモリ、7・−°データ・
バッファ・レジスタ、8−アドレス・レジスタ、9−セ
レクタ、1〇−制御メモリ、11−マイクロプログラム
・アドレス・カウンタ、12−MPC歩進回路、13−
CM続出レジスタ、14″−演算ユニフト、15−CM
命令制御部、16−マイクロプログラム制御用レジスタ
群。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 静1(2) (1 穿2 +”b 悴3図
第2図は(O制御装置の1実施例のブロック図、第3図
はサービス・プロセッサの処理の流れを示す図、第4図
はデータ転送用のマイクロプログラムの処理の流れを示
す図である。 1・−データ処理装置、2−サービス・プロセッサ、3
−3 V Pインタフェース・アダプタ、4−処理装置
、5−10制御装置、6−生メモリ、7・−°データ・
バッファ・レジスタ、8−アドレス・レジスタ、9−セ
レクタ、1〇−制御メモリ、11−マイクロプログラム
・アドレス・カウンタ、12−MPC歩進回路、13−
CM続出レジスタ、14″−演算ユニフト、15−CM
命令制御部、16−マイクロプログラム制御用レジスタ
群。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 静1(2) (1 穿2 +”b 悴3図
Claims (1)
- 記憶装置と、該記憶装置へのアクセス手段を持つと共に
書替え可能な制御記憶を有するマイクロプログラム制御
方式の制御装置と、前記制御記憶へのアクセス手段を持
つと共に前記記憶装置へのプログラム・ローディング処
理を制御する監視装置とを具備する情報処理システムに
おいて、前記監視装置の制御により、前記記憶装置へ格
納すべきデータ・ブロック及び該データ・ブロックを前
記記憶装置に転送するためのマイクロプログラムを上記
制御装置の制御記憶に書き込み、前記マイクロプログラ
ムの実行を開始させ、これにより前記記憶装置への前記
データ・ブロックの格納を行うことを特徴とするプログ
ラム・ローティング処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11275684A JPS60256858A (ja) | 1984-06-01 | 1984-06-01 | プログラム・ロ−デイング処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11275684A JPS60256858A (ja) | 1984-06-01 | 1984-06-01 | プログラム・ロ−デイング処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60256858A true JPS60256858A (ja) | 1985-12-18 |
Family
ID=14594756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11275684A Pending JPS60256858A (ja) | 1984-06-01 | 1984-06-01 | プログラム・ロ−デイング処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60256858A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63143656A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
-
1984
- 1984-06-01 JP JP11275684A patent/JPS60256858A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63143656A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
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