JP2818562B2 - アドレス変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理アドレスから物
理アドレスへのアドレス変換回路に関する。

【０００２】

【従来の技術】従来、セグメンテーションあるいはペー
ジング方式による論理アドレスを採用した情報処理装置
において、論理アドレスから物理アドレスへの変換を高
速に行う機構として、アドレス変換バッファを用いる方
式がよく知られている。この場合、アドレス変換バッフ
ァに有効な物理アドレス情報が存在する（ヒット）か否
（ミスヒット）かがシステムの性能に大きく影響を与え
るため、アドレス変換バッファのエントリ数あるいはセ
ット数を増やす工夫がなされている。しかし、エントリ
数やセット数を増加させるとシステムのクロックサイク
ルが遅くなる傾向にあるため、エントリ数やセット数は
ある程度制限されてしまう。

【０００３】したがって、従来のこの種のアドレス変換
回路は、システムのクロックサイクルとの兼ね合いでア
ドレス変換バッファのエントリ数やセット数を決定して
いる。そして、ソフトウェアの処理内容の如何にかかわ
らず全てのアドレス変換は、このアドレス変換バッファ
を用いて行うようにしている。

【０００４】

【発明が解決しようとする課題】この従来のアドレス変
換回路では、ソフトウェアの処理に応じて使用するアド
レス変換バッファのエントリあるいはセットを使い分け
るということをしていないため、一連のプログラム実行
中にミッシングセグメントあるいはミッシングページが
発生した場合、セグメント情報あるいはページ情報を主
記憶のアドレス変換テーブルに準備するＯＳ等の処理に
よって、アドレス変換バッファの全エントリの情報が置
き変わってしまう場合があり、ミッシングセグメントあ
るいはミッシングページの処理終了後、元の一連のプロ
グラム実行を再開したときアドレス変換バッファにヒッ
トしないという問題がある。

【０００５】

【課題を解決するための手段】本発明のアドレス変換回
路は、主記憶のアドレッシング方式として、セグメンテ
ーションあるいはページング方式を採用し、論理アドレ
スから論理アドレスを生成する為のアドレス変換機構を
持つ情報処理装置におけるアドレス変換回路において、
論理アドレスレジスタと、論理アドレスと物理アドレス
の対を格納する２組のアドレス変換バッファと、前記ア
ドレス変換バッファの出力を選択する選択回路と、前記
アドレス変換バッファ上に該当する物理アドレスが存在
するか否かを判定するヒット判定回路と、前記アドレス
変換バッファに該当する物理アドレスが存在しない場合
に行われるアドレス変換処理の際、有効なセグメント情
報あるいはページ情報が主記憶のアドレス変換テーブル
に存在せずミッシングセグメントあるいはミッシングペ
ージとなった論理アドレスを保持するミッシングページ
アドレス保持レジスタと、前記論理アドレスレジスタと
前記ミッシングページアドレス保持レジスタの比較を行
う比較回路と、ミッシングセグメントあるいはミッシン
グページの発生および前記比較回路からの比較結果に応
じ、前記選択回路の切換え制御を行うアドレス変換バッ
ファ切り換え制御回路とを有することを特徴とする。

【０００６】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【０００７】図１は本発明の一実施例のブロック図であ
り、論理アドレスレジスタ１，２つのアドレス変換バッ
ファ書込み回路２１，２２，２つのアドレス変換バッフ
ァ３１，３２，２つの選択回路４１，４２，ヒット判定
回路５，アドレス変換制御回路６，ミッシングページア
ドレス保持レジスタ７，比較回路８及びアドレス変換バ
ッファ切換え制御回路９からなる。

【０００８】論理アドレスレジスタ１には、主記憶アク
セス時にプロセッサ部（図示省略）から出力される論理
アドレス１０１がセットされる。２つのアドレス変換バ
ッファ３１，３２それぞれは、そのエントリ情報が有効
か無効かを示す有効ビット部（Ｖ）と、論理アドレス情
報が格納されるキー部と、物理アドレス情報が格納され
るデータ部とからなる。なお、アドレス変換バッファ３
１，３２はそれぞれ一定のエントリ数を持ち、本実施例
ではセット数（またはウェイ数，コンパートメント数）
は１の場合の例であるが必ずしもこの限りではない。ア
ドレス変換バッファ書込み回路２１，２２はアドレス変
換バッファ３１，３２への書き込みを行い、選択回路４
１，４２はアドレス変換バッファ３１，３２の出力う
ち、それぞれ有効ビット部及びキー部，データ部を切り
換える。

【０００９】ヒット判定回路５は、論理アドレスレジス
タ１にセットされた論理アドレスに対応する物理アドレ
スが、アドレス変換バッファ３１あるいはアドレス変換
バッファ３２に存在する（以下、ヒットと呼ぶ）か否
（以下、ミスヒットと呼ぶ）かを判定する。アドレス変
換制御回路６は、ヒット判定回路５からのヒット判定結
果１０４がミスヒットならば、プロセッサ部ヘミスヒッ
ト信号１０５を送出し、主記憶上のアドレス変換テーブ
ルから取り出したセグメント情報あるいはページ情報を
アドレス変換バッファ３１，３２へ登録すること（以
下、アドレス変換処理と呼ぶ）を要求する。又、アドレ
ス変換制御回路６は、プロセッサ部によりアドレス変換
処理が実行された結果として出力されるアドレス変換バ
ッファ書き込み指示１１３に応答し、アドレス変換バッ
ファ３１あるいはアドレス変換バッファ３２のエントリ
情報を更新するためにアドレス変換バッファ書き込み信
号１０６，１０７をアドレス変換バッファ書き込み回路
２１，２２に出力する。

【００１０】ミッシングページアドレス保持レジスタ７
はミスヒット時にプロセッサ部により行われるアドレス
変換処理の際、セグメント情報あるいはページ情報が無
効（ミッシングセグメントあるいはミッシングページと
呼ぶ）であった場合に、セット信号１１１の指示によ
り、論理アドレスレジスタ１にセットされている論理ア
ドレス（ミッシングセグメントあるいはミッシングペー
ジの論理アドレス）を保持するレジスタであり、有効な
論理アドレスが保持されているかどうかを示す有効ビッ
ト（Ｖ）とアドレス部から成る。比較回路８は、論理ア
ドレスレジスタ１にセットされた論理アドレス１０２と
ミッシングページアドレス保持レジスタ７に保持されて
いる論理アドレス１０８との比較を行い、アドレス変換
バッファ切換え制御回路９は、プロセッサ部からのアド
レス変換バッファ切り換え指示１１０及び比較回路８か
ら出力される比較結果１０９に応じて、ミッシングペー
ジアドレス保持レジスタ７へのセット信号１１１の出
力、更に、選択回路４１，４２及びアドレス変換制御回
路６へ、アドレス変換バッファ３１とアドレス変換バッ
ファ３２のどちらを使用するかを指示する切り換え信号
１１２を出力する。

【００１１】次に、本実施例の動作について説明する。
なお、初期状態は、ミッシングセグメントあるいはミッ
シングページは未発生で、且つ、アドレス変換バッファ
３１を使用する状態であるとする。

【００１２】プロセッサ部から主記憶アクセス時の論理
アドレス１０１が出力されると、論理アドレスレジスタ
１にセットされ、論理アドレスレジスタ１から出力され
る論理アドレス１０２を介してアドレス変換バッファ３
１が索引される。そして、該当するエントリ情報（有効
ビット（Ｖ），キー部，データ部）読み出され、有効ビ
ット（Ｖ）及びキー部の情報は選択回路４１を介してヒ
ット判定回路５に出力される。選択回路４１から出力さ
れた有効ビット（Ｖ）及びキー部の情報と論理アドレス
１０２がヒット判定回路５で比較され、ヒットあるいは
ミスヒットが判定される。

【００１３】有効ビット（Ｖ）が有効を示し、且つ論理
アドレス１０２とキー部の情報が一致するとヒットとな
り、同時に読み出された物理アドレスが選択回路４２を
介して物理アドレス１０３としてプロセッサ部へ送出さ
れる。よって、主記憶アクセス時の論理アドレスに対す
る物理アドレスが得られプロセッサ部の処理（プログラ
ム実行）が継続される。

【００１４】一方、有効ビット（Ｖ）が無効を示す場
合、あるいは論理アドレス１０２とキー部の情報が不一
致の場合はミスヒットとなり、アドレス変換制御回路６
からミスヒット信号１０５がプロセッサ部へ送出され
る。ミスヒットとなると主記憶アクセスが中断され、プ
ロセッサ部により主記憶上のアドレス変換テーブルから
セグメント情報あるいはページ情報が取り出される。そ
して、取り出した該情報が有効ならプロセッサ部からア
ドレス変換バッファ書き込み指示１１３が出力され、同
時に論理アドレスに対応した物理アドレス１１４が出力
される。

【００１５】アドレス変換制御回路６は、切り換え信号
１１２に応じてアドレス変換バッファ書き込み信号１０
６あるいは１０７を有効とする。今、アドレス変換バッ
ファ３１を使用する状態であるため、アドレス変換バッ
ファ書き込み信号１０６が有効となる。そして、アドレ
ス変換バッファ書き込み回路２１により、アドレス変換
バッファ３１の該当するエントリへ、有効ビット（Ｖ）
を有効に、キー部に論理アドレス情報が、更に、データ
部に物理アドレス情報が書き込まれる。アドレス変換バ
ッファ３１のエントリ更新が終了すると、中断されてい
た主記憶アクセスが再開され、プロセッサ部の処理（プ
ログラム実行）が継続される。

【００１６】次に、主記憶から取り出したセグメント情
報あるいはページ情報が無効（ミッシングセグメントあ
るいはミッシングページ）ならば、プロセッサ部の処理
（プログラム実行）を中断し、該情報を有効とするため
のＯＳ等の処理が起動される。この時、アドレス変換バ
ッファ切り換え制御回路９にアドレス変換バッファ切り
換え指示１１０を送出する。そして、アドレス変換バッ
ファ切り換え制御回路９からセット信号１１１が出力さ
れ、ミッシングページアドレス保持レジスタ７にミッシ
ングセグメントあるいはミッシングページとなった論理
アドレス１０２が保持され、同時に有効ビット（Ｖ）が
有効となる。更に、切り換え信号１１２がアドレス変換
バッファ３２を使用するよう変化し、アドレス変換制御
回路６及び選択回路４１，４２に出力される。これによ
り、以降のプロセッサ部の処理（プログラム実行）はア
ドレス変換バッファ３２を使用して実行されることにな
る。

【００１７】セグメント情報あるいはページ情報を有効
とするためのＯＳ等の処理が終了すると、中断されてい
たプロセッサ部の処理（プログラム実行）が再開され
る。よって、ミッシングセグメントあるいはミッシング
ページとなった論理アドレスのアドレス変換要求が、プ
ロセッサ部から再び送出される。送出された論理アドレ
ス１０１は前述したように論理アドレスレジスタ１にセ
ットされ、アドレス変換バッファの索引が行われる。こ
の時、ミッシングページアドレス保持レジスタ７に有効
な論理アドレスが格納されているため、比較回路８の論
理アドレス１０２と保持されていた論理アドレス１０８
が比較される。そして、比較結果１０９は論理アドレス
１０２と論理アドレス１０８が一致したことを示し、ア
ドレス変換バッファ切り換え制御回路９に出力される。

【００１８】この比較結果１０９により、元のアドレス
変換バッファ３１を使用するように切り換え信号１１２
が変化し、アドレス変換制御回路６及び選択回路４１，
４２に出力される。又、ミッシングページアドレス保持
レジスタ７の有効ビット（Ｖ）を無効化するためにセッ
ト信号１１１が出力される。よって、以降のプロセッサ
部の処理（プログラム実行）は、ミッシングセグメント
あるいはミッシングページ発生時のアドレス変換情報が
登録されたアドレス変換バッファ３１を使用して継続す
ることができる。

【００１９】

【００２０】

【００２１】

【発明の効果】以上説明したように本発明は、アドレス
変換バッファを２組設け、一連のプログラム実行中にミ
ッシングセグメントあるいはミッシングページが発生し
た場合、使用するアドレス変換バッファを切り換えるこ
とにより、今まで実行していたプログラム実行によるア
ドレス変換情報を残しておくことができ、ミッシングセ
グメントあるいはミッシングページの処理終了後に再開
される一連のプログラム実行で、ミッシングセグメント
あるいはミッシングページが発生する間で使用していた
アドレス変換バッファを使用できるため、アドレス変換
のヒット率が高くなるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【符号の説明】

１ 論理アドレスレジスタ ２１，２２ アドレス変換バッファ書込み回路 ３１ アドレス変換バッファ ３２ アドレス変換バッファ ４１，４２ 選択回路 ５ ヒット判定回路 ６ アドレス変換制御回路 ７ ミッシングページアドレス保持レジスタ ８ 比較回路 ９ アドレス変換バッファ切換え制御回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 主記憶のアドレッシング方式として、セ
   グメンテーションあるいはページング方式を採用し、論
   理アドレスから物理アドレスを生成する為のアドレス変
   換機構を持つ情報処理装置におけるアドレス変換回路に
   おいて、 論理アドレスレジスタと、論理アドレスと物理アドレス
   の対を格納する２組のアドレス変換バッファと、前記ア
   ドレス変換バッファの出力を選択する選択回路と、前記
   アドレス変換バッファ上に該当する物理アドレスが存在
   するか否かを判定するヒット判定回路と、 前記アドレス変換バッファに該当する物理アドレスが存
   在しない場合に行われるアドレス変換処理の際、有効な
   セグメント情報あるいはページ情報が主記憶のアドレス
   変換テーブルに存在せずミッシングセグメントあるいは
   ミッシングページとなった論理アドレスを保持するミッ
   シングページアドレス保持レジスタと、 前記論理アドレスレジスタと前記ミッシングページアド
   レス保持レジスタの比較を行う比較回路と、ミッシング
   セグメントあるいはミッシングぺージの発生および前記
   比較回路からの比較結果に応じ、前記選択回路の切換え
   制御を行うアドレス変換バッファ切り換え制御回路とを
   有することを特徴としたアドレス変換回路。