JP3227707B2 - 走行モード別キャッシュメモリ制御方式 - Google Patents
走行モード別キャッシュメモリ制御方式Info
- Publication number
- JP3227707B2 JP3227707B2 JP41616190A JP41616190A JP3227707B2 JP 3227707 B2 JP3227707 B2 JP 3227707B2 JP 41616190 A JP41616190 A JP 41616190A JP 41616190 A JP41616190 A JP 41616190A JP 3227707 B2 JP3227707 B2 JP 3227707B2
- Authority
- JP
- Japan
- Prior art keywords
- cache memory
- kernel
- memory
- mode
- user
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、主記憶の記憶内容の一
部の写しを保持するキャッシュメモリを有する中央処理
装置に関し、特にそのキャッシュメモリの制御方式に関
する。
部の写しを保持するキャッシュメモリを有する中央処理
装置に関し、特にそのキャッシュメモリの制御方式に関
する。
【０００２】
【従来の技術】従来より、主記憶の記憶内容の一部の写
しを保持するキャッシュメモリを高速にアクセス可能な
メモリやレジスタ等で構成して中央処理装置に設け、主
記憶をアクセスするごとに所定のアルゴリズムに基づい
てキャッシュメモリの内容を更新して頻繁にアクセスさ
れる命令やデータはキャッシュメモリに高い確率で保存
されるようにし、主記憶からの命令やデータの取り出し
時に該当する内容がキャッシュメモリに存在すれば実際
に主記憶をアクセスすることなくキャッシュメモリから
目的とする内容が高速に取り出せるようにしている。
しを保持するキャッシュメモリを高速にアクセス可能な
メモリやレジスタ等で構成して中央処理装置に設け、主
記憶をアクセスするごとに所定のアルゴリズムに基づい
てキャッシュメモリの内容を更新して頻繁にアクセスさ
れる命令やデータはキャッシュメモリに高い確率で保存
されるようにし、主記憶からの命令やデータの取り出し
時に該当する内容がキャッシュメモリに存在すれば実際
に主記憶をアクセスすることなくキャッシュメモリから
目的とする内容が高速に取り出せるようにしている。
【０００３】
【発明が解決しようとする課題】上述したようなキャッ
シュメモリを使用することにより、それを使用しない中
央処理装置に比べて遥かに高速な動作が可能となる。し
かしながら、キャッシュメモリの内容は、同一のメモリ
空間の集合に対して頻繁にアクセスされることにより更
新されて初めてヒット率が高まるので、中央処理装置が
アクセスするメモリ空間の集合が変化した直後において
は、ヒット率が低下する。特に、プログラム走行モード
としてカーネルモードとユーザモードとを持つプロセッ
サにおいては、ＯＳ（オペレーティングシステム）のカ
ーネルとユーザプログラムとで格納されている領域が通
常異なるため、プログラム走行モードがカーネルモード
とユーザモードとの間で切り替わった時には中央処理装
置がアクセスするメモリ空間の集合が急激に変化し、ヒ
ット率が大幅に低下する。従って、キャッシュメモリが
暫くの間ほとんど役に立たない場合が多い。このような
キャッシュメモリのヒット率の低下は、システム全体の
処理効率の低下を招来し、プログラム走行モードの切り
替えが頻繁に行われる場合には特に問題となる。例えば
ＵＮＩＸで実行されるプログラムでは、統計的にいって
ユーザプログラム実行時間の３０〜４０％がカーネルモ
ードで実行されているといわれており、その場合ユーザ
モード，カーネルモード間のモード切り替えが頻繁に行
われるので、この切り替え時に与える性能低下の影響は
大きい。このような問題に対し従来は特別な対策は施し
ておらず、キャッシュメモリのヒット率の高まりを、モ
ード切り替え後のメモリアクセスによるキャッシュメモ
リの更新に頼っているに過ぎなかった。
シュメモリを使用することにより、それを使用しない中
央処理装置に比べて遥かに高速な動作が可能となる。し
かしながら、キャッシュメモリの内容は、同一のメモリ
空間の集合に対して頻繁にアクセスされることにより更
新されて初めてヒット率が高まるので、中央処理装置が
アクセスするメモリ空間の集合が変化した直後において
は、ヒット率が低下する。特に、プログラム走行モード
としてカーネルモードとユーザモードとを持つプロセッ
サにおいては、ＯＳ（オペレーティングシステム）のカ
ーネルとユーザプログラムとで格納されている領域が通
常異なるため、プログラム走行モードがカーネルモード
とユーザモードとの間で切り替わった時には中央処理装
置がアクセスするメモリ空間の集合が急激に変化し、ヒ
ット率が大幅に低下する。従って、キャッシュメモリが
暫くの間ほとんど役に立たない場合が多い。このような
キャッシュメモリのヒット率の低下は、システム全体の
処理効率の低下を招来し、プログラム走行モードの切り
替えが頻繁に行われる場合には特に問題となる。例えば
ＵＮＩＸで実行されるプログラムでは、統計的にいって
ユーザプログラム実行時間の３０〜４０％がカーネルモ
ードで実行されているといわれており、その場合ユーザ
モード，カーネルモード間のモード切り替えが頻繁に行
われるので、この切り替え時に与える性能低下の影響は
大きい。このような問題に対し従来は特別な対策は施し
ておらず、キャッシュメモリのヒット率の高まりを、モ
ード切り替え後のメモリアクセスによるキャッシュメモ
リの更新に頼っているに過ぎなかった。
【０００４】本発明はこのような事情に鑑みて為された
もので、その目的は、ユーザモードとカーネルモードと
の切り替え時におけるキャッシュメモリのヒット率の低
下を防止することにある。
もので、その目的は、ユーザモードとカーネルモードと
の切り替え時におけるキャッシュメモリのヒット率の低
下を防止することにある。
【０００５】
【課題を解決するための手段】本発明は上記の目的を達
成するために、主記憶の記憶内容の一部の写しを保持す
るキャッシュメモリを備えた中央処理装置における走行
モード別キャッシュメモリ制御方式であって、前記キャ
ッシュメモリとしてカーネル用キャッシュメモリとユー
ザ用キャッシュメモリとを備えると共にカーネルコード
を記憶するカーネル用ＲＯＭを備え、且つ、 仮想アドレ
ス変換を行うためのページテーブルエントリに、対応す
るページの登録先が前記キャッシュメモリおよび前記カ
ーネル用ＲＯＭの何れであるかを指定する指定ビットを
備え、且つ、メモリアクセス時、該当するページテーブ
ルエントリの前記指定ビットが前記キャッシュメモリを
指定している場合、プログラム走行モードがカーネルモ
ードであれば前記カーネル用キャッシュメモリをアクセ
スし、ユーザモードであれば前記ユーザ用キャッシュメ
モリをアクセスし、前記指定ビットが前記カーネル用Ｒ
ＯＭを指定している場合、前記カーネル用ＲＯＭをアク
セスするプロセッサを備えている。
成するために、主記憶の記憶内容の一部の写しを保持す
るキャッシュメモリを備えた中央処理装置における走行
モード別キャッシュメモリ制御方式であって、前記キャ
ッシュメモリとしてカーネル用キャッシュメモリとユー
ザ用キャッシュメモリとを備えると共にカーネルコード
を記憶するカーネル用ＲＯＭを備え、且つ、 仮想アドレ
ス変換を行うためのページテーブルエントリに、対応す
るページの登録先が前記キャッシュメモリおよび前記カ
ーネル用ＲＯＭの何れであるかを指定する指定ビットを
備え、且つ、メモリアクセス時、該当するページテーブ
ルエントリの前記指定ビットが前記キャッシュメモリを
指定している場合、プログラム走行モードがカーネルモ
ードであれば前記カーネル用キャッシュメモリをアクセ
スし、ユーザモードであれば前記ユーザ用キャッシュメ
モリをアクセスし、前記指定ビットが前記カーネル用Ｒ
ＯＭを指定している場合、前記カーネル用ＲＯＭをアク
セスするプロセッサを備えている。
【０００６】
【作用】メモリアクセス時、プロセッサのプログラム走
行モードがカーネルモードのときはカーネル用キャッシ
ュメモリまたはカーネル用ＲＯＭが使用される。従っ
て、カーネルモード時にアクセスされる主記憶上のデー
タはカーネル用キャッシュメモリに格納される。また、
プログラム走行モードがユーザモードに切り替わると、
カーネル用キャッシュメモリに代えてユーザ用キャッシ
ュメモリが使用される。従って、カーネル用キャッシュ
メモリは切り替え時点の状態を保ち、ユーザ走行モード
時にアクセスされる主記憶上のユーザプログラムのコー
ドやデータはユーザ用キャッシュメモリに格納される。
再び、プログラム走行モードがカーネルモードに切り替
わると、ユーザ用キャッシュメモリに代えて再びカーネ
ル用キャッシュメモリが使用され、ユーザ用キャッシュ
メモリは切り替え時点の状態を保つ。ＯＳのカーネルコ
ードの一部あるいは全ては、カーネル用ＲＯＭに記憶さ
れているので、それらカーネルコードはキャッシングの
対象外とされる。カーネル用キャッシュメモリ，ユーザ
用キャッシュメモリ，カーネル用ＲＯＭの選択は、具体
的には、メモリアクセス時に参照されるページテーブル
エントリの指定ビットの内容とプログラム走行モードの
種類とに基づいて行われる。
行モードがカーネルモードのときはカーネル用キャッシ
ュメモリまたはカーネル用ＲＯＭが使用される。従っ
て、カーネルモード時にアクセスされる主記憶上のデー
タはカーネル用キャッシュメモリに格納される。また、
プログラム走行モードがユーザモードに切り替わると、
カーネル用キャッシュメモリに代えてユーザ用キャッシ
ュメモリが使用される。従って、カーネル用キャッシュ
メモリは切り替え時点の状態を保ち、ユーザ走行モード
時にアクセスされる主記憶上のユーザプログラムのコー
ドやデータはユーザ用キャッシュメモリに格納される。
再び、プログラム走行モードがカーネルモードに切り替
わると、ユーザ用キャッシュメモリに代えて再びカーネ
ル用キャッシュメモリが使用され、ユーザ用キャッシュ
メモリは切り替え時点の状態を保つ。ＯＳのカーネルコ
ードの一部あるいは全ては、カーネル用ＲＯＭに記憶さ
れているので、それらカーネルコードはキャッシングの
対象外とされる。カーネル用キャッシュメモリ，ユーザ
用キャッシュメモリ，カーネル用ＲＯＭの選択は、具体
的には、メモリアクセス時に参照されるページテーブル
エントリの指定ビットの内容とプログラム走行モードの
種類とに基づいて行われる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図１は本発明の一実施例の要部ブロ
ック図である。本実施例においては、主記憶（図示せ
ず）の記憶内容の一部の写しを保持するキャッシュメモ
リとしてカーネル用キャッシュメモリ３とユーザ用キャ
ッシュメモリ４とを備えている。
て詳細に説明する。図１は本発明の一実施例の要部ブロ
ック図である。本実施例においては、主記憶（図示せ
ず）の記憶内容の一部の写しを保持するキャッシュメモ
リとしてカーネル用キャッシュメモリ３とユーザ用キャ
ッシュメモリ４とを備えている。
【０００８】カーネル用キャッシュメモリ３は、カーネ
ルモード時にアクセスされる主記憶上のデータを登録す
るためのキャッシュメモリであり、プロセッサ１から選
択信号線１１−３によって選択されることにより、プロ
セッサ１からアドレス信号線７上に出力されたアドレス
に対応するデータが自メモリ内に存在するか否かを調
べ、存在すればヒット結果信号線８を介してキャッシュ
メモリ制御部２にヒット信号を送出すると共にそのデー
タを双方向バス６に出力し、存在しなければヒット結果
信号線８を介してキャッシュメモリ制御部２にミスヒッ
ト信号を送出する。
ルモード時にアクセスされる主記憶上のデータを登録す
るためのキャッシュメモリであり、プロセッサ１から選
択信号線１１−３によって選択されることにより、プロ
セッサ１からアドレス信号線７上に出力されたアドレス
に対応するデータが自メモリ内に存在するか否かを調
べ、存在すればヒット結果信号線８を介してキャッシュ
メモリ制御部２にヒット信号を送出すると共にそのデー
タを双方向バス６に出力し、存在しなければヒット結果
信号線８を介してキャッシュメモリ制御部２にミスヒッ
ト信号を送出する。
【０００９】他方、ユーザ用キャッシュメモリ４は、ユ
ーザモード時にアクセスされる主記憶上のデータを登録
するためのキャッシュメモリであり、プロセッサ１から
選択信号線１１−２によって選択されることにより、プ
ロセッサ１からアドレス信号線７上に出力されたアドレ
スに対応するデータが自メモリ内に存在するか否かを調
べ、存在すればヒット結果信号線８を介してキャッシュ
メモリ制御部２にヒット信号を送出すると共にそのデー
タを双方向バス６に出力し、存在しなければヒット結果
信号線８を介してキャッシュメモリ制御部２にミスヒッ
ト信号を送出する。
ーザモード時にアクセスされる主記憶上のデータを登録
するためのキャッシュメモリであり、プロセッサ１から
選択信号線１１−２によって選択されることにより、プ
ロセッサ１からアドレス信号線７上に出力されたアドレ
スに対応するデータが自メモリ内に存在するか否かを調
べ、存在すればヒット結果信号線８を介してキャッシュ
メモリ制御部２にヒット信号を送出すると共にそのデー
タを双方向バス６に出力し、存在しなければヒット結果
信号線８を介してキャッシュメモリ制御部２にミスヒッ
ト信号を送出する。
【００１０】なお、カーネル用キャッシュメモリ３およ
びユーザ用キャッシュメモリ４は、従来のキャッシュメ
モリと同様にデータアレイ，アドレスアレイ，ヒット・
ミスヒット検出回路，キャッシュメモリのリードライト
制御部などを含んでいる。
びユーザ用キャッシュメモリ４は、従来のキャッシュメ
モリと同様にデータアレイ，アドレスアレイ，ヒット・
ミスヒット検出回路，キャッシュメモリのリードライト
制御部などを含んでいる。
【００１１】また、本実施例においては、プロセッサ１
から選択信号線１１−１によって選択されることにより
プロセッサ１からアドレス信号線７上に出力されたアド
レスに対応するデータを自メモリから読み出して双方向
バス６に出力するカーネル用ＲＯＭ５が設けられてい
る。このカーネル用ＲＯＭ５は、ＯＳのカーネルコード
の全て或いは頻繁に使用される部分を記憶するＲＯＭと
して使用される。即ち、本実施例ではＯＳのカーネルコ
ードの全て或いは一部をキャッシングの対象外とし、専
用のＲＯＭに記憶させている。なお、一部のカーネルコ
ードだけをカーネル用ＲＯＭ５に記憶させた場合には、
残りのカーネルコードは主記憶上に置かれ、カーネル用
キャッシュメモリ３によるキャッシング対象となる。
から選択信号線１１−１によって選択されることにより
プロセッサ１からアドレス信号線７上に出力されたアド
レスに対応するデータを自メモリから読み出して双方向
バス６に出力するカーネル用ＲＯＭ５が設けられてい
る。このカーネル用ＲＯＭ５は、ＯＳのカーネルコード
の全て或いは頻繁に使用される部分を記憶するＲＯＭと
して使用される。即ち、本実施例ではＯＳのカーネルコ
ードの全て或いは一部をキャッシングの対象外とし、専
用のＲＯＭに記憶させている。なお、一部のカーネルコ
ードだけをカーネル用ＲＯＭ５に記憶させた場合には、
残りのカーネルコードは主記憶上に置かれ、カーネル用
キャッシュメモリ３によるキャッシング対象となる。
【００１２】キャッシュメモリ制御部２は、ヒット結果
信号線８，９によってカーネル用キャッシュメモリ３，
ユーザ用キャッシュメモリ４と接続され、キャッシュメ
モリリードタイミング信号線１０によってプロセッサ１
と接続されている。このキャッシュメモリ制御部２は、
キャッシュメモリリード時に、ヒット結果信号線８，９
を通じてカーネル用キャッシュメモリ３またはユーザ用
キャッシュメモリ４からミスヒット信号が送られてきた
とき、ミスヒットにかかるリードデータが確定するタイ
ミングをプロセッサ１に対して信号線１０により伝え、
そのタイミングまでプロセッサ１を待たせる働きをして
いる。
信号線８，９によってカーネル用キャッシュメモリ３，
ユーザ用キャッシュメモリ４と接続され、キャッシュメ
モリリードタイミング信号線１０によってプロセッサ１
と接続されている。このキャッシュメモリ制御部２は、
キャッシュメモリリード時に、ヒット結果信号線８，９
を通じてカーネル用キャッシュメモリ３またはユーザ用
キャッシュメモリ４からミスヒット信号が送られてきた
とき、ミスヒットにかかるリードデータが確定するタイ
ミングをプロセッサ１に対して信号線１０により伝え、
そのタイミングまでプロセッサ１を待たせる働きをして
いる。
【００１３】プロセッサ１は、ユーザモード，カーネル
モードという２種のプログラム走行モードを持つ。プロ
グラム走行モードはプログラム１内部のレジスタで管理
されていて、例外や割り込みが発生したり、走行モード
切り替え用の特別なソフトウェア命令が実行されたりす
ると、プログラム走行モードがカーネルモードとユーザ
モードとの間で切り替わる。
モードという２種のプログラム走行モードを持つ。プロ
グラム走行モードはプログラム１内部のレジスタで管理
されていて、例外や割り込みが発生したり、走行モード
切り替え用の特別なソフトウェア命令が実行されたりす
ると、プログラム走行モードがカーネルモードとユーザ
モードとの間で切り替わる。
【００１４】また、プロセッサ１は仮想アドレスをサポ
ートしている。図２は、プロセッサ１がアドレス変換時
に参照する仮想アドレス変換用のページテーブルの１エ
ントリのフォーマット例を示している。同図に示すよう
に仮想アドレス変換用のページテーブルのエントリに
は、メモリ指定ビットｂ１，ｂ２という新たな２ビット
が追加されている。ここで、メモリ指定ビットｂ１，ｂ
２は必ず一方だけが“１”にされており、当該エントリ
に対応するページをキャッシュメモリ（カーネル用キャ
ッシュメモリ３またはユーザ用キャッシュメモリ４）に
登録する場合にはメモリ指定ビットｂ１を“１”とす
る。また、当該エントリに対応するページがカーネル用
ＲＯＭ５に登録されている場合にはメモリ指定ビットｂ
２が“１”となる。
ートしている。図２は、プロセッサ１がアドレス変換時
に参照する仮想アドレス変換用のページテーブルの１エ
ントリのフォーマット例を示している。同図に示すよう
に仮想アドレス変換用のページテーブルのエントリに
は、メモリ指定ビットｂ１，ｂ２という新たな２ビット
が追加されている。ここで、メモリ指定ビットｂ１，ｂ
２は必ず一方だけが“１”にされており、当該エントリ
に対応するページをキャッシュメモリ（カーネル用キャ
ッシュメモリ３またはユーザ用キャッシュメモリ４）に
登録する場合にはメモリ指定ビットｂ１を“１”とす
る。また、当該エントリに対応するページがカーネル用
ＲＯＭ５に登録されている場合にはメモリ指定ビットｂ
２が“１”となる。
【００１５】仮想アドレスをサポートしているプロセッ
サ１は、メモリをアクセスするとき、上記の仮想アドレ
ス変換用のページテーブルを参照して仮想アドレスを論
理アドレスに変換し更に物理アドレスに変換して、この
物理アドレスでカーネル用キャッシュメモリ３，ユーザ
用キャッシュメモリ４，カーネル用ＲＯＭ５をアクセス
する。そして、このような処理の過程においてプロセッ
サ１は、ページテーブルのエントリにおける図２に示し
たメモリ指定ビットｂ１，ｂ２を参照し、且つ、内部レ
ジスタで管理されているプログラム走行モードを参照
し、カーネル用キャッシュメモリ３，ユーザ用キャッシ
ュメモリ４，カーネル用ＲＯＭ５の何れか１つを選択信
号線１１−１〜１１−３によって選択し、アドレス信号
線７上にアドレスを送出すると共に図示しないリード／
ライト制御信号を送出してメモリのアクセスを行う。
サ１は、メモリをアクセスするとき、上記の仮想アドレ
ス変換用のページテーブルを参照して仮想アドレスを論
理アドレスに変換し更に物理アドレスに変換して、この
物理アドレスでカーネル用キャッシュメモリ３，ユーザ
用キャッシュメモリ４，カーネル用ＲＯＭ５をアクセス
する。そして、このような処理の過程においてプロセッ
サ１は、ページテーブルのエントリにおける図２に示し
たメモリ指定ビットｂ１，ｂ２を参照し、且つ、内部レ
ジスタで管理されているプログラム走行モードを参照
し、カーネル用キャッシュメモリ３，ユーザ用キャッシ
ュメモリ４，カーネル用ＲＯＭ５の何れか１つを選択信
号線１１−１〜１１−３によって選択し、アドレス信号
線７上にアドレスを送出すると共に図示しないリード／
ライト制御信号を送出してメモリのアクセスを行う。
【００１６】即ち、該当するページテーブルのエントリ
におけるメモリ指定ビットｂ１が“１”で且つプログラ
ム走行モードがカーネルモードであると、プロセッサ１
は選択信号線１１−３によってカーネル用キャッシュメ
モリ３のみを選択する。これによって、カーネル用キャ
ッシュメモリ３は自身が選択されたと判断して、アドレ
ス信号線７上のアドレスに対応するデータが自メモリ内
に存在するか否かを調べ、存在すればヒット信号をヒッ
ト結果信号線８を通じてキャッシュメモリ制御部２に通
知すると共にそのデータを双方向バス６に出力し、プロ
セッサ１はこのバス６上のデータを内部に取り込む。ま
た、該当するデータが存在しなければ、カーネル用キャ
ッシュメモリ３はミスヒット信号をヒット結果信号線８
を通じてキャッシュメモリ制御部２に通知し、キャッシ
ュメモリ制御部２は必要なデータが主記憶からカーネル
用キャッシュメモリ３に到達するまでキャッシュメモリ
リードタイミング信号線１０によってプロセッサ１を待
たせる。
におけるメモリ指定ビットｂ１が“１”で且つプログラ
ム走行モードがカーネルモードであると、プロセッサ１
は選択信号線１１−３によってカーネル用キャッシュメ
モリ３のみを選択する。これによって、カーネル用キャ
ッシュメモリ３は自身が選択されたと判断して、アドレ
ス信号線７上のアドレスに対応するデータが自メモリ内
に存在するか否かを調べ、存在すればヒット信号をヒッ
ト結果信号線８を通じてキャッシュメモリ制御部２に通
知すると共にそのデータを双方向バス６に出力し、プロ
セッサ１はこのバス６上のデータを内部に取り込む。ま
た、該当するデータが存在しなければ、カーネル用キャ
ッシュメモリ３はミスヒット信号をヒット結果信号線８
を通じてキャッシュメモリ制御部２に通知し、キャッシ
ュメモリ制御部２は必要なデータが主記憶からカーネル
用キャッシュメモリ３に到達するまでキャッシュメモリ
リードタイミング信号線１０によってプロセッサ１を待
たせる。
【００１７】また、該当するページテーブルのエントリ
におけるメモリ指定ビットｂ１が“１”で且つプログラ
ム走行モードがユーザモードであると、プロセッサ１は
選択信号線１１−２によってユーザ用キャッシュメモリ
４のみを選択する。これによって、ユーザ用キャッシュ
メモリ４は自身が選択されたと判断して、アドレス信号
線７上のアドレスに対応するデータが自メモリ内に存在
するか否かを調べ、存在すればヒット信号をヒット結果
信号線９を通じてキャッシュメモリ制御部２に通知する
と共にそのデータを双方向バス６に出力し、プロセッサ
１はこのバス６上のデータを内部に取り込む。また、該
当するデータが存在しなければ、ユーザ用キャッシュメ
モリ４はミスヒット信号をヒット結果信号線９を通じて
キャッシュメモリ制御部２に通知し、キャッシュメモリ
制御部２は必要なデータが主記憶からユーザ用キャッシ
ュメモリ４に到達するまでキャッシュメモリリードタイ
ミング信号線１０によってプロセッサ１を待たせる。
におけるメモリ指定ビットｂ１が“１”で且つプログラ
ム走行モードがユーザモードであると、プロセッサ１は
選択信号線１１−２によってユーザ用キャッシュメモリ
４のみを選択する。これによって、ユーザ用キャッシュ
メモリ４は自身が選択されたと判断して、アドレス信号
線７上のアドレスに対応するデータが自メモリ内に存在
するか否かを調べ、存在すればヒット信号をヒット結果
信号線９を通じてキャッシュメモリ制御部２に通知する
と共にそのデータを双方向バス６に出力し、プロセッサ
１はこのバス６上のデータを内部に取り込む。また、該
当するデータが存在しなければ、ユーザ用キャッシュメ
モリ４はミスヒット信号をヒット結果信号線９を通じて
キャッシュメモリ制御部２に通知し、キャッシュメモリ
制御部２は必要なデータが主記憶からユーザ用キャッシ
ュメモリ４に到達するまでキャッシュメモリリードタイ
ミング信号線１０によってプロセッサ１を待たせる。
【００１８】更に、該当するページテーブルのエントリ
におけるメモリ指定ビットｂ２が“１”であると、プロ
セッサ１は選択信号線１１−１によってカーネル用ＲＯ
Ｍ５のみを選択する。これによって、カーネル用ＲＯＭ
５は自身が選択されたと判断して、アドレス信号線７上
のアドレスに対応するデータを自メモリから読み出して
双方向バス６に出力し、プロセッサ１はこのバス６上の
データを内部に取り込む。
におけるメモリ指定ビットｂ２が“１”であると、プロ
セッサ１は選択信号線１１−１によってカーネル用ＲＯ
Ｍ５のみを選択する。これによって、カーネル用ＲＯＭ
５は自身が選択されたと判断して、アドレス信号線７上
のアドレスに対応するデータを自メモリから読み出して
双方向バス６に出力し、プロセッサ１はこのバス６上の
データを内部に取り込む。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
カーネルモード時にアクセスされる主記憶上のデータは
カーネル用キャッシュメモリに登録され、ユーザモード
時にアクセスされる主記憶上のデータはユーザ用キャッ
シュメモリに登録されるので、カーネルモード時および
ユーザモード時とも同一のキャッシュメモリを使用して
いた従来方式のようにプログラム走行モード切り替え時
にキャッシュメモリのヒット率が大幅に低下することが
なくなる。
カーネルモード時にアクセスされる主記憶上のデータは
カーネル用キャッシュメモリに登録され、ユーザモード
時にアクセスされる主記憶上のデータはユーザ用キャッ
シュメモリに登録されるので、カーネルモード時および
ユーザモード時とも同一のキャッシュメモリを使用して
いた従来方式のようにプログラム走行モード切り替え時
にキャッシュメモリのヒット率が大幅に低下することが
なくなる。
【００２０】また、ＯＳのカーネルコードの一部または
全てをキャッシングの対象から外してカーネル用ＲＯＭ
に記憶したことにより、ＯＳのカーネルコードに対する
アクセス時にキャッシュミスヒットが生じることがなく
なって高速動作が可能になると共に、限られた容量のカ
ーネル用キャッシュメモリの有効利用が可能になってそ
のヒット率が向上する。
全てをキャッシングの対象から外してカーネル用ＲＯＭ
に記憶したことにより、ＯＳのカーネルコードに対する
アクセス時にキャッシュミスヒットが生じることがなく
なって高速動作が可能になると共に、限られた容量のカ
ーネル用キャッシュメモリの有効利用が可能になってそ
のヒット率が向上する。
【００２１】更に、仮想アドレス変換を行うためのペー
ジテーブルエントリに、対応するページの登録先が前記
キャッシュメモリおよび前記カーネル用ＲＯＭの何れで
あるかを指定する指定ビットを含ませ、メモリアクセス
時に、該当するページテーブルエントリの指定ビットと
プログラム走行モードとに基づいてカーネル用キャッシ
ュメモリ，ユーザ用キャッシュメモリ，カーネル用ＲＯ
Ｍの中から使用するメモリを選択することにより、仮想
アドレスのページ単位に、登録されるキャッシュメモリ
およびＲＯＭの選択が可能になる。
ジテーブルエントリに、対応するページの登録先が前記
キャッシュメモリおよび前記カーネル用ＲＯＭの何れで
あるかを指定する指定ビットを含ませ、メモリアクセス
時に、該当するページテーブルエントリの指定ビットと
プログラム走行モードとに基づいてカーネル用キャッシ
ュメモリ，ユーザ用キャッシュメモリ，カーネル用ＲＯ
Ｍの中から使用するメモリを選択することにより、仮想
アドレスのページ単位に、登録されるキャッシュメモリ
およびＲＯＭの選択が可能になる。
【図１】本発明の一実施例の要部ブロック図である。
【図２】仮想アドレス変換用のページテーブルの１エン
トリのフォーマット例を示す図である。
トリのフォーマット例を示す図である。
１…プロセッサ ２…キャッシュメモリ制御部 ３…カーネル用キャッシュメモリ ４…ユーザ用キャッシュメモリ ５…カーネル用ＲＯＭ ６…双方向バス ７…アドレス信号線 ８，９…ヒット結果信号線 １０…キャッシュメモリリードタイミング信号線 １１−１〜１１−３…選択信号線
Claims (2)
- 【請求項１】 主記憶の記憶内容の一部の写しを保持す
るキャッシュメモリを備えた中央処理装置における走行
モード別キャッシュメモリ制御方式であって、前記キャ
ッシュメモリとしてカーネル用キャッシュメモリとユー
ザ用キャッシュメモリとを備えると共にカーネルコード
を記憶するカーネル用ＲＯＭを備え、且つ、 仮想アドレス変換を行うためのページテーブルエントリ
に、対応するページの登録先が前記キャッシュメモリお
よび前記カーネル用ＲＯＭの何れであるかを指定する指
定ビットを備え、且つ、 メモリアクセス時、該当するページテーブルエントリの
前記指定ビットが前記キャッシュメモリを指定している
場合、プログラム走行モードがカーネルモードであれば
前記カーネル用キャッシュメモリをアクセスし、ユーザ
モードであれば前記ユーザ用キャッシュメモリをアクセ
スし、前記指定ビットが前記カーネル用ＲＯＭを指定し
ている場合、前記カーネル用ＲＯＭをアクセスするプロ
セッサを備えることを特徴とする走行モード別キャッシ
ュメモリ制御方式。 - 【請求項２】 前記カーネル用キャッシュメモリおよび
前記ユーザ用キャッシュメモリからのヒット結果信号を
入力し、キャッシュメモリリードのミスヒット時、リー
ドデータが確定するタイミングまで前記プロセッサを待
たせるキャッシュメモリ制御手段を含む請求項１記載の
走行モード別キャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41616190A JP3227707B2 (ja) | 1990-12-29 | 1990-12-29 | 走行モード別キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41616190A JP3227707B2 (ja) | 1990-12-29 | 1990-12-29 | 走行モード別キャッシュメモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04242848A JPH04242848A (ja) | 1992-08-31 |
| JP3227707B2 true JP3227707B2 (ja) | 2001-11-12 |
Family
ID=18524402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41616190A Expired - Fee Related JP3227707B2 (ja) | 1990-12-29 | 1990-12-29 | 走行モード別キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227707B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9104599B2 (en) | 2007-12-06 | 2015-08-11 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for destaging cached data |
| US8296337B2 (en) | 2006-12-06 | 2012-10-23 | Fusion-Io, Inc. | Apparatus, system, and method for managing data from a requesting device with an empty data token directive |
| JP2009069969A (ja) * | 2007-09-11 | 2009-04-02 | Canon Inc | 情報処理方法および情報処理装置、プログラム |
| US9519540B2 (en) | 2007-12-06 | 2016-12-13 | Sandisk Technologies Llc | Apparatus, system, and method for destaging cached data |
| US9092337B2 (en) | 2011-01-31 | 2015-07-28 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for managing eviction of data |
| US9141527B2 (en) | 2011-02-25 | 2015-09-22 | Intelligent Intellectual Property Holdings 2 Llc | Managing cache pools |
| US10102117B2 (en) | 2012-01-12 | 2018-10-16 | Sandisk Technologies Llc | Systems and methods for cache and storage device coordination |
| US9767032B2 (en) | 2012-01-12 | 2017-09-19 | Sandisk Technologies Llc | Systems and methods for cache endurance |
| US9251086B2 (en) | 2012-01-24 | 2016-02-02 | SanDisk Technologies, Inc. | Apparatus, system, and method for managing a cache |
| US10019353B2 (en) | 2012-03-02 | 2018-07-10 | Longitude Enterprise Flash S.A.R.L. | Systems and methods for referencing data on a storage medium |
| US9612966B2 (en) | 2012-07-03 | 2017-04-04 | Sandisk Technologies Llc | Systems, methods and apparatus for a virtual machine cache |
| US10318495B2 (en) | 2012-09-24 | 2019-06-11 | Sandisk Technologies Llc | Snapshots for a non-volatile device |
| US10509776B2 (en) | 2012-09-24 | 2019-12-17 | Sandisk Technologies Llc | Time sequence data management |
| US9842053B2 (en) | 2013-03-15 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for persistent cache logging |
| US10558561B2 (en) | 2013-04-16 | 2020-02-11 | Sandisk Technologies Llc | Systems and methods for storage metadata management |
| US10102144B2 (en) | 2013-04-16 | 2018-10-16 | Sandisk Technologies Llc | Systems, methods and interfaces for data virtualization |
| US9842128B2 (en) | 2013-08-01 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for atomic storage operations |
| US10019320B2 (en) | 2013-10-18 | 2018-07-10 | Sandisk Technologies Llc | Systems and methods for distributed atomic storage operations |
| US10073630B2 (en) | 2013-11-08 | 2018-09-11 | Sandisk Technologies Llc | Systems and methods for log coordination |
| US9946607B2 (en) | 2015-03-04 | 2018-04-17 | Sandisk Technologies Llc | Systems and methods for storage error management |
-
1990
- 1990-12-29 JP JP41616190A patent/JP3227707B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04242848A (ja) | 1992-08-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3227707B2 (ja) | 走行モード別キャッシュメモリ制御方式 | |
| JP4295111B2 (ja) | メモリ管理システム及び線形アドレスに基づいたメモリアクセスセキュリティ付与方法 | |
| JPH0512116A (ja) | キヤツシユメモリ制御装置 | |
| US6851036B1 (en) | Method and apparatus for controlling external devices through address translation buffer | |
| JP3088303B2 (ja) | キャッシュ・メモリ・バンク制御装置 | |
| JPH0519176B2 (ja) | ||
| US6480940B1 (en) | Method of controlling cache memory in multiprocessor system and the multiprocessor system based on detection of predetermined software module | |
| JPH0540694A (ja) | キヤツシユメモリ装置 | |
| JP2613258B2 (ja) | 情報処理方法及び装置 | |
| JP2823038B2 (ja) | 論理ダイレクトメモリアクセス方式 | |
| JPH08305634A (ja) | 情報処理方法及び装置 | |
| JPH0715667B2 (ja) | データ処理装置 | |
| KR100317976B1 (ko) | 캐시 메모리가 포함된 시스템에서 인터럽트 서비스 루틴을위한 장치 | |
| JP2923273B2 (ja) | データ処理システム | |
| KR930004433B1 (ko) | 직접제어가 가능한 캐쉬메모리 | |
| JPH04175946A (ja) | マルチプロセッサ・データ処理システムおよびそれに用いられるキャッシュ装置 | |
| JP2818562B2 (ja) | アドレス変換回路 | |
| JPH09251424A (ja) | キャッシュ装置 | |
| JPH04205535A (ja) | コピーオンライト方式 | |
| JPH077355B2 (ja) | 情報処理装置 | |
| JPH04205154A (ja) | マイクロプロセッサシステム | |
| JP2791319B2 (ja) | データ処理装置 | |
| JPH07210433A (ja) | ファイルサーバ | |
| JPH0553914A (ja) | デイスクキヤツシユ方式 | |
| JPH0711790B2 (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |