JPH0512116A - キヤツシユメモリ制御装置 - Google Patents

キヤツシユメモリ制御装置

Info

Publication number
JPH0512116A
JPH0512116A JP3167903A JP16790391A JPH0512116A JP H0512116 A JPH0512116 A JP H0512116A JP 3167903 A JP3167903 A JP 3167903A JP 16790391 A JP16790391 A JP 16790391A JP H0512116 A JPH0512116 A JP H0512116A
Authority
JP
Japan
Prior art keywords
memory
cache memory
data
stored
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3167903A
Other languages
English (en)
Other versions
JP3259969B2 (ja
Inventor
Nobuhiko Yamagami
宣彦 山上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP16790391A priority Critical patent/JP3259969B2/ja
Publication of JPH0512116A publication Critical patent/JPH0512116A/ja
Priority to US08/440,118 priority patent/US5754820A/en
Application granted granted Critical
Publication of JP3259969B2 publication Critical patent/JP3259969B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0888—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using selective caching, e.g. bypass

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】 【目的】 不必要なキャッシュメモリの無効を防止する
ことにより、キャッシュメモリのヒット率を向上するこ
とにより、処理速度の遅延を防止して性能を向上するこ
とにある。 【構成】 データを記憶するメモリ７，９，１１に記憶
されているデータを論理アドレスの指定により記憶する
キャッシュメモリ３に記憶されているデータのメモリの
モードを記憶するテーブル１５と、前記キャッシュメモ
リから読出すデータのメモリのモードを記憶するレジス
タ１７と、前記メモリのデータの更新時に前記キャッシ
ュメモリにミスヒットが発生すると前記レジスタに記憶
されているメモリのモードと前記テーブルに記憶されて
いるメモリのモードとを比較して当該キャッシュメモリ
に記憶されているデータの無効を判別する判別制御手段
１９とを備えたことを特徴としている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、論理アドレスによりペ
ージ割付けを指定されるキャッシュメモリのヒット又は
ミスヒットより当該キャッシュメモリに記憶されている
データの無効を実行するキャッシュメモリ制御装置にお
いて、特に、不必要なキャッシュメモリの無効化を防止
して、キャッシュのヒット率を向上するキャッシュメモ
リ制御装置に関する。
【０００２】
【従来の技術】論理アドレスによりヒット又はミスヒッ
トを判別するキャッシュメモリ制御装置においては、論
理アドレスのブロックＬＡ１が実際にデータの記憶され
ている主記憶部の物理アドレスのブロックＰＡ１を指
す。上記キャッシュメモリ制御装置は、論理アドレスの
ブロックＬＡ１をアクセスする場合、キャッシュメモリ
に当該ブロックＬＡ１の指す物理アドレスのブロックＰ
Ａ１がコピーされていなければミスヒットが発生して、
主記憶部の物理アドレスのブロックＰＡ１をキャッシュ
メモリに転送する。
【０００３】ここで、論理アドレスのブロックＬＡ１お
よびＬＡ２が主記憶部の物理アドレスのブロックＰＡ１
を指す場合、キャッシュメモリ制御装置は、まず、キャ
ッシュメモリに主記憶部の物理アドレスＰＡ１のデータ
が書込まれている。次に、論理アドレスのブロックＬＡ
２によりキャッシュメモリをアクセスするとき主記憶部
の物理アドレスのブロックＰＡ２のデータが書換えられ
てミスヒットが発生するとキャッシュメモリ制御装置
は、キャッシュメモリに主記憶部の物理アドレスＰＡ２
のデータを転送するか、当該キャッシュメモリに書込ま
れているデータを無効にする。上記キャッシュメモリを
無効にするのは、次に、論理アドレスのブロックＬＡ１
によりキャッシュメモリを参照する場合に古いデータを
参照する事態を防止するためであり、当該キャッシュメ
モリの無効により、キャッシュのヒット率を向上するの
が容易ではなかった。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
キャッシュメモリ制御装置は、ミスヒットが発生する
と、本来、無効にする必要がない場合でも、キャッシュ
メモリのデータを無効にする。従って、キャッシュメモ
リのヒット率が低下して、物理メモリからキャッシュメ
モリにデータを転送するブロック転送を実行するため、
処理の遅延を招来する問題があった。
【０００５】本発明は、従来のこのような課題を解決す
るためになされたものであり、その目的は、不必要なキ
ャッシュメモリの無効を防止することにより、キャッシ
ュメモリのヒット率を向上することにより、処理速度の
遅延を防止して性能の良いキャッシュメモリ制御装置を
提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、データを記憶するメモリに記憶されてい
るデータを論理アドレスの指定により記憶するキャッシ
ュメモリに記憶されているデータのメモリのモードを記
憶するテーブルと、前記キャッシュメモリから読出すデ
ータのメモリのモードを記憶するレジスタと、前記メモ
リのデータの更新時に前記キャッシュメモリにミスヒッ
トが発生すると前記レジスタに記憶されているメモリの
モードと前記テーブルに記憶されているメモリのモード
とを比較して当該キャッシュメモリに記憶されているデ
ータの無効を判別する判別制御手段と、を備えたことを
要旨とする。
【０００７】
【作用】上述の如く構成すれば、データを記憶するメモ
リのデータの更新時に当該メモリに記憶されているデー
タを論理アドレスの指定により記憶するキャッシュメモ
リにミスヒットが発生すると前記レジスタに記憶されて
いるメモリのモードと前記テーブルに記憶されているメ
モリのモードとを比較する。この比較の結果によりキャ
ッシュメモリに記憶されているデータの無効を判別する
ので、不必要なキャッシュメモリの無効を防止して、キ
ャッシュメモリのヒット効率を向上する。
【０００８】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
【０００９】図１は本発明のキャッシュメモリ制御装置
に係る一実施例の制御を示すブロック図である。
【００１０】同図において、マイクロプロセッサ（ＭＰ
１）１は、後述する論理アドレス空間５の論理アドレス
のブロックＬＡ１，ＬＡ２よりキャッシュメモリ３をア
クセスする等の制御を実行する。
【００１１】キャッシュメモリ３は、論理アドレスによ
りページ割付けを指定され、後述する主記憶部７等に記
憶されているデータの一部を記憶してマイクロプロセッ
サ１による高速なアクセスを可能にするものである。
【００１２】論理アドレス空間５は、ユーザーにより指
定される論理アドレスをブロック単位、例えば、１ブロ
ック目をＬＡ１，２ブロック目をＬＡ２にキャッシュメ
モリ３に対応付けられている。
【００１３】主記憶部７は、物理アドレスにデータを記
憶しており、キャッシュメモリ３に対応してブロックＰ
Ａ１およびＰＡ２の単位に区切られている。上記主記憶
部７の物理アドレスのブロックＰＡ１に対して論理アド
レス空間５の論理アドレスのブロックＬＡ１が、物理ア
ドレスのブロックＰＡ２に対して論理アドレス空間５の
論理アドレスのブロックＬＡ２がそれぞれ対応してい
る。
【００１４】ビデオＲＡＭ９は、ＣＲＴ（図示せず）に
表示するための画像データを所定アドレスに記憶するも
のである。Ｉ／Ｏメモリ１１は、各種のＩ／Ｏ用のデー
タを所定アドレスに記憶するものである。
【００１５】メモリコントローラ１３は、主記憶部７、
ビデオＲＡＭ９およびＩ／Ｏメモリ１１に対するデータ
の読出し、書込み等の制御を実行する。
【００１６】仮想記憶管理ユニット（以下、ＭＭＵとい
う。）１５は、論理アドレス空間５の各ページ毎の制御
情報を保持するものである。
【００１７】ここで、制御情報を図２（ａ）および
（ｂ）を用いて説明する。上記ＭＭＵ１５は、図２
（ａ）に示すタグメモリのテーブル２１を備えて、当該
テーブル２１の２ライン目に物理アドレスのブロックＰ
Ａ１および主記憶部７、ビデオＲＡＭ９およびＩ／Ｏメ
モリ１１を示すｍｏｄｅ（モード）が記憶されている。
また、３ライン目には物理アドレスのブロックＰＡ２お
よびｍｏｄｅが記憶されている。ＭＭＵ１５は、マイク
ロプロセッサ１により論理アドレス空間５の論理アドレ
スのブロックＬＡ１がアクセスされるとテーブル２１の
２ライン目を読出す。また、マイクロプロセッサ１によ
り論理アドレス空間５のブロックＬＡ２がアクセスされ
るとＭＭＵ１５は、テーブル２１の３ライン目を読出
す。
【００１８】上記テーブル２１のｍｏｄｅの値を示すテ
ーブル２３を図２（ｂ）に示す。
【００１９】テーブル２３は、テーブル２１のｍｏｄｅ
の値が「１」のとき主記憶部７を示し、ｍｏｄｅの値が
「２」のときビデオＲＡＭ９を示し、ｍｏｄｅの値が
「３」のときＩ／Ｏメモリ１１を示す。
【００２０】上記ＭＭＵ１５は、マイクロプロセッサ１
の指示により論理アドレス空間５の論理アドレスのブロ
ックＬＡ１を指すときテーブル２１の２ライン目の物理
アドレスのブロックＰＡ１およびｍｏｄｅを検索して、
当該ｍｏｄｅの示す値をテーブル２３から検索すること
により、キャッシュメモリ３に記憶されているメモリの
種類を判定する。
【００２１】レジスタ１７は、マイクロプロセッサ１に
より、新たにアクセスするメモリの種類を示すｍｏｄｅ
が記憶される。
【００２２】キャッシュメモリ制御ユニット（以下、Ｃ
Ｃという。）１９は、ＭＭＵ１５のテーブル２１および
テーブル２３より、現在、キャッシュメモリ３に記憶さ
れているデータのメモリの種類を示すｍｏｄｅ１および
レジスタ１７に記憶されているマイクロプロセッサ１に
よりアクセスするメモリの種類を示すｍｏｄｅ２を照合
する。照合により、ｍｏｄｅ１とｍｏｄｅ２との値が一
致するとＣＣ１９は、キャッシュメモリ３をアクセスす
る。一方、照合により、ｍｏｄｅ１とｍｏｄｅ２との値
が不一致の場合にＣＣＵ１９は、キャッシュメモリにミ
スヒットが発生するとキャッシュメモリ３を無効にする
か否か判断する。判断の条件は、例えば、主記憶部７の
物理アドレスのブロックＰＡ２がビデオＲＡ９からＩ／
Ｏメモリ１１に書換えられても、論理アドレス空間５の
論理アドレスＬＡ１およびＬＡ２が主記憶部７の物理ア
ドレスのブロックＰＡ１を指す場合、物理アドレスのブ
ロックＰＡ１が書換えられていないため、無効化する必
要がない。
【００２３】次に本実施例の作用を説明する。
【００２４】まず、装置に電源投入後、マイクロプロセ
ッサ１は、論理アドレス空間５の論理アドレスブロック
ＬＡ１をアクセスするとともに、ＭＭＵ１５に通知す
る。なお、論理アドレスのブロックＬＡ１が主記憶部７
の物理アドレスのブロックＰＡ１を指している。ＭＭＵ
１５に通知後、ＣＣ１９は、当該ＭＭＵ１５に備えられ
ているテーブル２１およびテーブル２３よりｍｏｄｅ１
を検索し、レジスタ１７に記憶されているｍｏｄｅ２を
検索する。ＣＣ１９は、検索したｍｏｄｅ１とｍｏｄｅ
２とが、例えば、「１」の主記憶部７で、且つ、キャッ
シュメモリ３に主記憶部７のデータが記憶されているヒ
ットの状態のときマイクロプロセッサ１によりデータが
読出される。
【００２５】次に、主記憶部７の物理アドレスのブロッ
クＰＡ２がビデオＲＡＭ９からＩ／Ｏメモリ１１に書換
えられてマイクロプロセッサ１は、論理アドレス空間５
の論理アドレスのブロックＬＡ２をアクセスする。論理
アドレスのブロックＬＡ２が主記憶部７の物理アドレス
のブロックＰＡ１を指しているため、ＣＣ１９はキャッ
シュメモリ１３を無効化せずにマイクロプロセッサ１に
より論理アドレスのブロックＬＡ２がアクセスされる。
【００２６】一方、ＭＭＵ１５に備えられているｍｏｄ
ｅ１の値とレジスタ１７の値とが異なる場合、ＣＣＵ１
９は、キャッシュメモリ３を無効にする。
【００２７】これにより、主記憶部７のデータが書換え
られてミスヒットが発生した場合に、キャッシュメモリ
３を無効にするか否か判断するので、不必要なキャッシ
ュメモリ３の無効を防止して、装置のキャッシュのヒッ
ト率を向上できる。
【００２８】
【発明の効果】以上説明したように、本発明では、キャ
ッシュメモリに記憶されているメモリのモードおよび当
該キャッシュメモリから読出すメモリのモードを比較し
て、キャッシュメモリの無効か否かを判別するするの
で、不必要なキャッシュメモリの無効を防止することに
より、キャッシュのヒット率を向上することにより、処
理速度の遅延を防止して性能を向上できる。
【図面の簡単な説明】
【図１】本発明のキャッシュメモリ制御装置に係る一実
施例の制御を示すブロック図である。
【図２】仮想記憶管理ユニット内のテーブルを示す図で
ある。
【符号の説明】
１ マイクロプロセッサ ３ キャッシュメモリ ５ 論理アドレス空間 ７ 主記憶部 ９ ビデオＲＡＭ １１ Ｉ／Ｏメモリ １５ 仮想記憶管理ユニット １７ レジスタ １９ キャッシュメモリ制御ユニット ２１，２３ テーブル

Claims (1)

  1. 【特許請求の範囲】 【請求項１】 データを記憶するメモリと、 このメモリに記憶されているデータを論理アドレスの指
    定により記憶するキャッシュメモリと、 このキャッシュメモリにミスヒットが発生すると当該キ
    ャッシュメモリに記憶されているデータを無効にする手
    段と、 を具備するキャッシュメモリ制御装置において、 前記キャッシュメモリに記憶されているデータのメモリ
    のモードを記憶するテーブルと、 前記キャッシュメモリから読出すデータのメモリのモー
    ドを記憶するレジスタと、 前記メモリのデータの更新時に前記キャッシュメモリに
    ミスヒットが発生すると前記レジスタに記憶されている
    メモリのモードと前記テーブルに記憶されているメモリ
    のモードとを比較して当該キャッシュメモリに記憶され
    ているデータの無効を判別する判別制御手段と、を備え
    たことを特徴とするキャッシュメモリ制御装置。
JP16790391A 1991-07-09 1991-07-09 キャッシュメモリ制御装置 Expired - Fee Related JP3259969B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP16790391A JP3259969B2 (ja) 1991-07-09 1991-07-09 キャッシュメモリ制御装置
US08/440,118 US5754820A (en) 1991-07-09 1995-05-12 Microprocessor system with cache memory for eliminating unnecessary invalidation of cache data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16790391A JP3259969B2 (ja) 1991-07-09 1991-07-09 キャッシュメモリ制御装置

Publications (2)

Publication Number Publication Date
JPH0512116A true JPH0512116A (ja) 1993-01-22
JP3259969B2 JP3259969B2 (ja) 2002-02-25

Family

ID=15858192

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16790391A Expired - Fee Related JP3259969B2 (ja) 1991-07-09 1991-07-09 キャッシュメモリ制御装置

Country Status (2)

Country Link
US (1) US5754820A (ja)
JP (1) JP3259969B2 (ja)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6173368B1 (en) * 1995-12-18 2001-01-09 Texas Instruments Incorporated Class categorized storage circuit for storing non-cacheable data until receipt of a corresponding terminate signal
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
DE19651075A1 (de) 1996-12-09 1998-06-10 Pact Inf Tech Gmbh Einheit zur Verarbeitung von numerischen und logischen Operationen, zum Einsatz in Prozessoren (CPU's), Mehrrechnersystemen, Datenflußprozessoren (DFP's), digitalen Signal Prozessoren (DSP's) oder dergleichen
DE19654595A1 (de) * 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
EP1329816B1 (de) 1996-12-27 2011-06-22 Richter, Thomas Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US8686549B2 (en) 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
US6209062B1 (en) * 1997-11-24 2001-03-27 Intel Corporation Method for holding cache pages that are not invalidated within normal time duration for a second access or that are likely to be accessed again soon
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US7257158B1 (en) 1998-05-18 2007-08-14 Kendyl A. Román System for transmitting video images over a computer network to a remote receiver
US20080250458A1 (en) * 1998-12-21 2008-10-09 Roman Kendyl A Media exchange for handheld wireless receivers and other media user devices
US7671864B2 (en) * 2000-01-14 2010-03-02 Roman Kendyl A Faster image processing
US8416847B2 (en) * 1998-12-21 2013-04-09 Zin Stai Pte. In, Llc Separate plane compression using plurality of compression methods including ZLN and ZLD methods
US8290034B2 (en) * 1998-12-21 2012-10-16 Zin Stai Pte. In, Llc Video transmission and display including bit-wise sub-sampling video compression
US7233619B1 (en) * 1998-12-21 2007-06-19 Roman Kendyl A Variable general purpose compression for video images (ZLN)
US8068544B2 (en) * 1998-12-21 2011-11-29 Zin Stai Pte. In, Llc Compression with doppler enhancement
US20030005428A1 (en) * 2001-05-26 2003-01-02 Roman Kendyl A. Global media exchange
US8170095B2 (en) * 1998-12-21 2012-05-01 Zin Stai Pte. In, Llc Faster image processing
US7016417B1 (en) 1998-12-23 2006-03-21 Kendyl A. Roman General purpose compression for video images (RHN)
US6341338B1 (en) * 1999-02-04 2002-01-22 Sun Microsystems, Inc. Protocol for coordinating the distribution of shared memory
US8004572B2 (en) * 1999-05-17 2011-08-23 Zin Stai Pte. In, Llc System for transmitting a video stream over a computer network to a remote receiver
US8230411B1 (en) 1999-06-10 2012-07-24 Martin Vorbach Method for interleaving a program over a plurality of cells
US7191462B1 (en) * 1999-11-08 2007-03-13 Kendyl A. Román System for transmitting video images over a computer network to a remote receiver
US7035989B1 (en) 2000-02-16 2006-04-25 Sun Microsystems, Inc. Adaptive memory allocation
JP2004506261A (ja) 2000-06-13 2004-02-26 ペーアーツェーテー　イクスペーペー　テクノロジーズ　アクチエンゲゼルシャフト パイプラインｃｔプロトコルおよびｃｔ通信
US6986130B1 (en) 2000-07-28 2006-01-10 Sun Microsystems, Inc. Methods and apparatus for compiling computer programs using partial function inlining
US6910107B1 (en) * 2000-08-23 2005-06-21 Sun Microsystems, Inc. Method and apparatus for invalidation of data in computer systems
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
AU2002220600A1 (en) * 2000-10-06 2002-04-15 Pact Informationstechnologie Gmbh Cell system with segmented intermediate cell structure
US7406681B1 (en) 2000-10-12 2008-07-29 Sun Microsystems, Inc. Automatic conversion of source code from 32-bit to 64-bit
US6957208B1 (en) 2000-10-31 2005-10-18 Sun Microsystems, Inc. Method, apparatus, and article of manufacture for performance analysis using semantic knowledge
US7581076B2 (en) * 2001-03-05 2009-08-25 Pact Xpp Technologies Ag Methods and devices for treating and/or processing data
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US7657877B2 (en) 2001-06-20 2010-02-02 Pact Xpp Technologies Ag Method for processing data
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
GB2379294B (en) * 2001-08-31 2005-06-01 Discreet Logic Inc Caching data
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
US8281108B2 (en) 2002-01-19 2012-10-02 Martin Vorbach Reconfigurable general purpose processor having time restricted configurations
EP1514193B1 (de) * 2002-02-18 2008-07-23 PACT XPP Technologies AG Bussysteme und rekonfigurationsverfahren
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
AU2003286131A1 (en) 2002-08-07 2004-03-19 Pact Xpp Technologies Ag Method and device for processing data
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
US7394284B2 (en) 2002-09-06 2008-07-01 Pact Xpp Technologies Ag Reconfigurable sequencer structure
JP4700611B2 (ja) 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
EP1974265A1 (de) 2006-01-18 2008-10-01 PACT XPP Technologies AG Hardwaredefinitionsverfahren
CN101600029B (zh) * 2008-06-06 2013-05-08 博通集成电路（上海）有限公司 背景噪声降低系统及方法
WO2016097810A1 (en) 2014-12-14 2016-06-23 Via Alliance Semiconductor Co., Ltd. Multi-mode set associative cache memory dynamically configurable to selectively select one or a plurality of its sets depending upon mode
US10698827B2 (en) 2014-12-14 2020-06-30 Via Alliance Semiconductor Co., Ltd. Dynamic cache replacement way selection based on address tag bits
WO2016097795A1 (en) 2014-12-14 2016-06-23 Via Alliance Semiconductor Co., Ltd. Multi-mode set associative cache memory dynamically configurable to selectively allocate into all or subset or tis ways depending on mode
US10592414B2 (en) 2017-07-14 2020-03-17 International Business Machines Corporation Filtering of redundantly scheduled write passes

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4933835A (en) * 1985-02-22 1990-06-12 Intergraph Corporation Apparatus for maintaining consistency of a cache memory with a primary memory
JPH0658650B2 (ja) * 1986-03-14 1994-08-03 株式会社日立製作所 仮想計算機システム
US4885680A (en) * 1986-07-25 1989-12-05 International Business Machines Corporation Method and apparatus for efficiently handling temporarily cacheable data
US5091850A (en) * 1987-09-28 1992-02-25 Compaq Computer Corporation System for fast selection of non-cacheable address ranges using programmed array logic
US5157774A (en) * 1987-09-28 1992-10-20 Compaq Computer Corporation System for fast selection of non-cacheable address ranges using programmed array logic
US5155834A (en) * 1988-03-18 1992-10-13 Wang Laboratories, Inc. Reference and change table storage system for virtual memory data processing system having a plurality of processors accessing common memory
US5097532A (en) * 1989-03-03 1992-03-17 Compaq Computer Corporation Circuit for enabling a cache using a flush input to circumvent a late noncachable address input
CA2028085A1 (en) * 1989-11-03 1991-05-04 Dale J. Mayer Paged memory controller
US5307477A (en) * 1989-12-01 1994-04-26 Mips Computer Systems, Inc. Two-level cache memory system
US5226133A (en) * 1989-12-01 1993-07-06 Silicon Graphics, Inc. Two-level translation look-aside buffer using partial addresses for enhanced speed
US5283880A (en) * 1991-01-02 1994-02-01 Compaq Computer Corp. Method of fast buffer copying by utilizing a cache memory to accept a page of source buffer contents and then supplying these contents to a target buffer without causing unnecessary wait states
GB2256512B (en) * 1991-06-04 1995-03-15 Intel Corp Second level cache controller unit and system

Also Published As

Publication number Publication date
JP3259969B2 (ja) 2002-02-25
US5754820A (en) 1998-05-19

Similar Documents

Publication Publication Date Title
JPH0512116A (ja) キヤツシユメモリ制御装置
EP0945805B1 (en) A cache coherency mechanism
US7949834B2 (en) Method and apparatus for setting cache policies in a processor
US6304944B1 (en) Mechanism for storing system level attributes in a translation lookaside buffer
JPH037978B2 (ja)
JPS58102381A (ja) バツフアメモリ
JPH04242848A (ja) 走行モード別キャッシュメモリ制御方式
EP0470739A1 (en) Method for managing a cache memory system
US5619673A (en) Virtual access cache protection bits handling method and apparatus
JP2659007B2 (ja) 情報処理方法及び装置
JPH0784879A (ja) キャッシュメモリ装置
JP2613258B2 (ja) 情報処理方法及び装置
JPH0728706A (ja) キャッシュメモリ装置
JP3081635B2 (ja) キャッシュメモリの無効化処理装置および無効化制御方法
JPH06282487A (ja) キャッシュ装置
JP2000347941A (ja) キャッシュメモリ装置
JP2703255B2 (ja) キャッシュメモリ書込み装置
JP3503480B2 (ja) キャッシュメモリ制御方法及び装置
JPH02188849A (ja) キャッシュメモリ方式
JP2923273B2 (ja) データ処理システム
JPH0363741A (ja) ディスク・キャッシュ装置
JP2507544B2 (ja) 記憶制御装置
JPH1139218A (ja) キャッシュシステム
JPH10124389A (ja) キャッシュ装置
JPH0628253A (ja) 中央処理装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees