JPH0728706A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JPH0728706A JPH0728706A JP5174461A JP17446193A JPH0728706A JP H0728706 A JPH0728706 A JP H0728706A JP 5174461 A JP5174461 A JP 5174461A JP 17446193 A JP17446193 A JP 17446193A JP H0728706 A JPH0728706 A JP H0728706A
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Abstract
(57)【要約】
【目的】キャッシュメモリ１が参照された時にミスヒッ
トした場合には主記憶装置１０が参照され、かつ、その
主記憶装置１０のデータをライン単位でキャッシュライ
ンと置換することにより次回の参照に備えるようにした
装置において、従来キャッシュラインに関して優先レベ
ルを与えることがなかった。したがって、優先度の低い
ラインであっても、ひとたびそのラインに切り替えられ
ると、優先度の高いラインが廃棄されてしまい、また読
み出さなければならなかった。 【構成】キャッシュライン書込み時に、タグ３の所定ビ
ットに当該ラインの優先レベル情報を格納しておき、置
換前に、タグ３からキャッシュラインの優先レベル情報
を読み出し、優先度の高いラインが優先度の低いライン
で置換されることを禁止する。
トした場合には主記憶装置１０が参照され、かつ、その
主記憶装置１０のデータをライン単位でキャッシュライ
ンと置換することにより次回の参照に備えるようにした
装置において、従来キャッシュラインに関して優先レベ
ルを与えることがなかった。したがって、優先度の低い
ラインであっても、ひとたびそのラインに切り替えられ
ると、優先度の高いラインが廃棄されてしまい、また読
み出さなければならなかった。 【構成】キャッシュライン書込み時に、タグ３の所定ビ
ットに当該ラインの優先レベル情報を格納しておき、置
換前に、タグ３からキャッシュラインの優先レベル情報
を読み出し、優先度の高いラインが優先度の低いライン
で置換されることを禁止する。
Description
【０００１】
【産業上の利用分野】本発明は、主記憶装置と、主記憶
装置よりも高速小容量のキャッシュメモリとを備えたキ
ャッシュメモリ装置に関するものである。
装置よりも高速小容量のキャッシュメモリとを備えたキ
ャッシュメモリ装置に関するものである。
【０００２】
【従来の技術】一般にコンピュータの演算制御装置（Ｃ
ＰＵ）は、プログラムの実行に際し命令の読み出しやラ
インの読み書きのためにメモリへの参照を数多く行う。
このメモリ参照の高速化を経済的に実現するために、主
記憶装置を中速大容量かつ低価格なメモリで構成し、主
記憶装置に比べ高速小容量かつ高価格のメモリで構成さ
れたキャッシュメモリを用意し、主記憶装置の内容の一
部をキャッシュメモリにコピーし記憶しておく方式が広
く採用されている。
ＰＵ）は、プログラムの実行に際し命令の読み出しやラ
インの読み書きのためにメモリへの参照を数多く行う。
このメモリ参照の高速化を経済的に実現するために、主
記憶装置を中速大容量かつ低価格なメモリで構成し、主
記憶装置に比べ高速小容量かつ高価格のメモリで構成さ
れたキャッシュメモリを用意し、主記憶装置の内容の一
部をキャッシュメモリにコピーし記憶しておく方式が広
く採用されている。
【０００３】ＣＰＵは、メモリアクセスをする場合、ま
ずキャッシュメモリに必要とする命令ないしデータが記
憶されているかどうか検索し、記憶されている場合（ヒ
ットという）はキャッシュメモリから読み出し、キャッ
シュメモリに記憶されていない場合（ミスヒットとい
う）のみ主記憶装置から読み出す。キャッシュメモリの
検索時間とアクセス時間との和は主記憶装置のアクセス
時間と比べ１／１０ほどなので、これによりプログラム
の高速処理が可能となる。
ずキャッシュメモリに必要とする命令ないしデータが記
憶されているかどうか検索し、記憶されている場合（ヒ
ットという）はキャッシュメモリから読み出し、キャッ
シュメモリに記憶されていない場合（ミスヒットとい
う）のみ主記憶装置から読み出す。キャッシュメモリの
検索時間とアクセス時間との和は主記憶装置のアクセス
時間と比べ１／１０ほどなので、これによりプログラム
の高速処理が可能となる。
【０００４】なお、メモリ参照はある時点の前後に限っ
ていえば、主記憶装置の限られた領域に集中することが
多いという「メモリ参照の局在性」に基づき、ミスヒッ
トした場合は、主記憶装置にアクセスした命令ないしデ
ータを含むラインのコピーをキャッシュメモリに、前の
ラインと置き換えることにより格納して、再度のアクセ
スに備えるようにしている。
ていえば、主記憶装置の限られた領域に集中することが
多いという「メモリ参照の局在性」に基づき、ミスヒッ
トした場合は、主記憶装置にアクセスした命令ないしデ
ータを含むラインのコピーをキャッシュメモリに、前の
ラインと置き換えることにより格納して、再度のアクセ
スに備えるようにしている。
【０００５】しかし、キャッシュラインを置き換えた
後、次のアクセスがヒットするかしないかは確率的にい
えるだけで、絶対ヒットするという保証はできない。こ
の理由は、プログラムの実行に連れて他のラインに置き
換えられてしまうからである。したがって一般のシステ
ム設計では、ヒット率を考慮したうえで、妥当な処理時
間を割り出す必要がある。
後、次のアクセスがヒットするかしないかは確率的にい
えるだけで、絶対ヒットするという保証はできない。こ
の理由は、プログラムの実行に連れて他のラインに置き
換えられてしまうからである。したがって一般のシステ
ム設計では、ヒット率を考慮したうえで、妥当な処理時
間を割り出す必要がある。
【０００６】例えば、ヒット率が９０％であり、ミスヒ
ット率が１０％であるとし、ミスヒット時のアクセス待
ち時間がヒット時のアクセス待ち時間の１０倍であると
想定すると、平均処理時間は、ヒット時の処理時間を１
とすると、 １×９０％＋１０×１０％＝１．９ となり、ワーストケースを想定すると１０／１．９≒５
倍以上の余裕を見込んでシステム設計をしなければなら
なかった。
ット率が１０％であるとし、ミスヒット時のアクセス待
ち時間がヒット時のアクセス待ち時間の１０倍であると
想定すると、平均処理時間は、ヒット時の処理時間を１
とすると、 １×９０％＋１０×１０％＝１．９ となり、ワーストケースを想定すると１０／１．９≒５
倍以上の余裕を見込んでシステム設計をしなければなら
なかった。
【０００７】このことから、ミスヒット率を下げるよう
な、いいかえればキャッシュラインの不要な置き換えを
しなくて済むキャッシュシステムを実現することが重要
であることが分かる。上のようなキャッシュシステムを
実現するため、ミスヒットが判定されたとき以前のアク
セス条件をタグに記憶しておき、ある条件のときのみキ
ャッシュラインの入替えをする提案が成されている（特
開平１−１９１９５９号公報参照）。この提案によれ
ば、ミスヒット時、無条件にキャッシュラインの入替え
をするのではなく、同じエリア（ライン）でリード動作
が２回続いたときのみ入替えをする。
な、いいかえればキャッシュラインの不要な置き換えを
しなくて済むキャッシュシステムを実現することが重要
であることが分かる。上のようなキャッシュシステムを
実現するため、ミスヒットが判定されたとき以前のアク
セス条件をタグに記憶しておき、ある条件のときのみキ
ャッシュラインの入替えをする提案が成されている（特
開平１−１９１９５９号公報参照）。この提案によれ
ば、ミスヒット時、無条件にキャッシュラインの入替え
をするのではなく、同じエリア（ライン）でリード動作
が２回続いたときのみ入替えをする。
【０００８】
【発明が解決しようとする課題】しかし、この先行技術
は、キャッシュラインの優先度についてまで考慮するも
のではない。詳説すると、１つのコンピュータシステム
上で多数のプログラムを時分割実行するマルチプロセス
環境下において、プロセスによって要求される実行速度
（優先度という）が異なるのが実情である。例えばプロ
グラムのコンパイルはできるだけ高速で実行されるのが
好ましいが、時刻や日付の表示はあまり高速で実行する
必要はない。
は、キャッシュラインの優先度についてまで考慮するも
のではない。詳説すると、１つのコンピュータシステム
上で多数のプログラムを時分割実行するマルチプロセス
環境下において、プロセスによって要求される実行速度
（優先度という）が異なるのが実情である。例えばプロ
グラムのコンパイルはできるだけ高速で実行されるのが
好ましいが、時刻や日付の表示はあまり高速で実行する
必要はない。
【０００９】ところが、従来のコンピュータシステムで
は、オペレーティングシステムの機能として、優先度に
基づくプロセスの切替えはできるが、キャッシュメモリ
に関して優先度を与えることがなかった。したがって、
優先度の低いプロセスであっても、ひとたびそのプロセ
スに切り替えられると、優先度の高いプロセスの命令や
ラインを廃棄してしまう。
は、オペレーティングシステムの機能として、優先度に
基づくプロセスの切替えはできるが、キャッシュメモリ
に関して優先度を与えることがなかった。したがって、
優先度の低いプロセスであっても、ひとたびそのプロセ
スに切り替えられると、優先度の高いプロセスの命令や
ラインを廃棄してしまう。
【００１０】したがって、これによりプロセス全体の実
行速度が低下してしまうという問題があった。さらに、
絶対的な優先度を持つラインを設定する場合もあり、こ
の場合、ラインの入替えを無条件に禁止することができ
れば望ましい。本発明の目的は、上述の技術的課題を解
決し、プロセスの実行速度の低下を防ぐことができるキ
ャッシュメモリ装置の構造を提供することである。
行速度が低下してしまうという問題があった。さらに、
絶対的な優先度を持つラインを設定する場合もあり、こ
の場合、ラインの入替えを無条件に禁止することができ
れば望ましい。本発明の目的は、上述の技術的課題を解
決し、プロセスの実行速度の低下を防ぐことができるキ
ャッシュメモリ装置の構造を提供することである。
【００１１】
【課題を解決するための手段】以下、課題を解決するた
めの手段を説明する。図１は請求項２記載の発明の構成
を示すブロック図であり、図２は請求項３記載の発明の
構成を示すブロック図であるが、いずれも請求項１記載
の発明の共通の構成が図示されているので、請求項１記
載の発明の説明時にも、図１又は図２を引用することと
する。
めの手段を説明する。図１は請求項２記載の発明の構成
を示すブロック図であり、図２は請求項３記載の発明の
構成を示すブロック図であるが、いずれも請求項１記載
の発明の共通の構成が図示されているので、請求項１記
載の発明の説明時にも、図１又は図２を引用することと
する。
【００１２】前記の問題を解決するための請求項１記載
のキャッシュメモリ装置は、図１又は図２に示すよう
に、タグ３の置換禁止ビットに、各ラインのアドレスに
対応させて、当該ラインの置換の優先度を示す優先レベ
ル情報を格納しておき、ミスヒット時にキャッシュメモ
リ１に記憶されているいずれかのラインを主記憶装置１
０に記憶されたラインと置換する際に、キャッシュメモ
リ１に記憶されている置換候補キャッシュラインのアド
レスと、メモリアクセスされたラインのアドレスに基づ
いて前記タグ３に格納されている優先レベル情報５ａ，
５ｂをそれぞれ参照し、参照された優先レベル情報５
ａ，５ｂの優先度を比較する優先レベル判定回路７と、
優先レベル判定回路７により比較された結果に応じて、
優先度の高いラインを優先度の低いラインで置換するこ
とを禁止する置換禁止回路９とを設けたものである。
のキャッシュメモリ装置は、図１又は図２に示すよう
に、タグ３の置換禁止ビットに、各ラインのアドレスに
対応させて、当該ラインの置換の優先度を示す優先レベ
ル情報を格納しておき、ミスヒット時にキャッシュメモ
リ１に記憶されているいずれかのラインを主記憶装置１
０に記憶されたラインと置換する際に、キャッシュメモ
リ１に記憶されている置換候補キャッシュラインのアド
レスと、メモリアクセスされたラインのアドレスに基づ
いて前記タグ３に格納されている優先レベル情報５ａ，
５ｂをそれぞれ参照し、参照された優先レベル情報５
ａ，５ｂの優先度を比較する優先レベル判定回路７と、
優先レベル判定回路７により比較された結果に応じて、
優先度の高いラインを優先度の低いラインで置換するこ
とを禁止する置換禁止回路９とを設けたものである。
【００１３】請求項２記載のキャッシュメモリ装置によ
れば、前記メモリアクセスされたラインの優先レベル情
報の参照は、ＣＰＵのステータスレジスタ４（図１参
照）に対して行われるものであり、タグ３の置換禁止ビ
ットには、キャッシュライン書込み時に、ＣＰＵのステ
ータスレジスタ４に設けられた当該ラインの優先レベル
情報が格納される。
れば、前記メモリアクセスされたラインの優先レベル情
報の参照は、ＣＰＵのステータスレジスタ４（図１参
照）に対して行われるものであり、タグ３の置換禁止ビ
ットには、キャッシュライン書込み時に、ＣＰＵのステ
ータスレジスタ４に設けられた当該ラインの優先レベル
情報が格納される。
【００１４】請求項３記載のキャッシュメモリ装置によ
れば、前記メモリアクセスされたラインの優先レベル情
報の参照は、アドレス変換バッファＴＬＢ６（図２参
照）に対して行われるものであり、前記タグ３の置換禁
止ビットには、キャッシュライン書込み時に、ＴＬＢ６
に設けられた当該ラインの優先レベル情報が格納され
る。
れば、前記メモリアクセスされたラインの優先レベル情
報の参照は、アドレス変換バッファＴＬＢ６（図２参
照）に対して行われるものであり、前記タグ３の置換禁
止ビットには、キャッシュライン書込み時に、ＴＬＢ６
に設けられた当該ラインの優先レベル情報が格納され
る。
【００１５】請求項４記載のキャッシュメモリ装置は、
タグに、各ラインのアドレスに対応させて、当該ライン
の置換を禁止するかどうかを示す置換禁止情報を格納し
ておき、ミスヒット時にキャッシュメモリに記憶されて
いるいずれかのラインを主記憶装置に記憶されたライン
と置換する際に、置換候補キャッシュラインのアドレス
に基づいて前記タグに格納されている置換禁止情報を参
照し、参照された置換禁止情報が置換禁止を示すもので
あれば、当該ラインの置換を禁止する置換禁止回路を設
けたものである。
タグに、各ラインのアドレスに対応させて、当該ライン
の置換を禁止するかどうかを示す置換禁止情報を格納し
ておき、ミスヒット時にキャッシュメモリに記憶されて
いるいずれかのラインを主記憶装置に記憶されたライン
と置換する際に、置換候補キャッシュラインのアドレス
に基づいて前記タグに格納されている置換禁止情報を参
照し、参照された置換禁止情報が置換禁止を示すもので
あれば、当該ラインの置換を禁止する置換禁止回路を設
けたものである。
【００１６】
【作用】前記の請求項１記載の構成によれば、ミスヒッ
ト時にＣＰＵはキャッシュメモリ１に記憶されている適
当なラインを選択し、メモリアクセスされたラインと置
換しようとする。このとき、優先レベル判定回路７は、
前記タグ３の置換禁止ビットを参照して置換候補キャッ
シュラインのアドレスと、アクセスされたラインのアド
レスとに対応する優先レベル情報をそれぞれ読み出す。
読み出された優先レベル情報は、優先度が比較され、置
換禁止回路９は、優先度の高いラインを優先度の低いラ
インで置換することを禁止する。
ト時にＣＰＵはキャッシュメモリ１に記憶されている適
当なラインを選択し、メモリアクセスされたラインと置
換しようとする。このとき、優先レベル判定回路７は、
前記タグ３の置換禁止ビットを参照して置換候補キャッ
シュラインのアドレスと、アクセスされたラインのアド
レスとに対応する優先レベル情報をそれぞれ読み出す。
読み出された優先レベル情報は、優先度が比較され、置
換禁止回路９は、優先度の高いラインを優先度の低いラ
インで置換することを禁止する。
【００１７】請求項４記載の構成によれば、置換禁止回
路は読み出された情報が置換禁止を示すものであれば、
主記憶装置からキャッシュメモリへライン転送されると
き、当該ラインのキャッシュメモリへの書込みを無条件
に禁止するものであり、請求項１の発明で、優先レベル
を２つ（すべてに優先するレベルと、そうでないレベ
ル）設けた場合に相当する。
路は読み出された情報が置換禁止を示すものであれば、
主記憶装置からキャッシュメモリへライン転送されると
き、当該ラインのキャッシュメモリへの書込みを無条件
に禁止するものであり、請求項１の発明で、優先レベル
を２つ（すべてに優先するレベルと、そうでないレベ
ル）設けた場合に相当する。
【００１８】
【実施例】以下実施例を示す添付図面によって詳細に説
明する。 −第１の実施例− 図３は、演算制御装置ＣＰＵ２１、主記憶装置２２、キ
ャッシュメモリ２０、優先レベル判定回路２５、ＷＥ(W
rite Enable)ゲート２６等を備えたキャッシュメモリ装
置のブロック図である。
明する。 −第１の実施例− 図３は、演算制御装置ＣＰＵ２１、主記憶装置２２、キ
ャッシュメモリ２０、優先レベル判定回路２５、ＷＥ(W
rite Enable)ゲート２６等を備えたキャッシュメモリ装
置のブロック図である。
【００１９】この装置において、ＣＰＵ２１は、メモリ
アクセスをする場合、まずキャッシュメモリ２０に必要
とするラインが記憶されているかどうか検索し、ヒット
した場合はキャッシュメモリ２０からラインを読み出
し、ミスヒットの場合は主記憶装置２２からラインを読
み出す。そして、ミスヒットした場合は、メモリアクセ
スされたラインを前のラインと置換することによりキャ
ッシュメモリ２０に格納して、再度のアクセスに備える
ようにしている。
アクセスをする場合、まずキャッシュメモリ２０に必要
とするラインが記憶されているかどうか検索し、ヒット
した場合はキャッシュメモリ２０からラインを読み出
し、ミスヒットの場合は主記憶装置２２からラインを読
み出す。そして、ミスヒットした場合は、メモリアクセ
スされたラインを前のラインと置換することによりキャ
ッシュメモリ２０に格納して、再度のアクセスに備える
ようにしている。
【００２０】以下、実施例の説明を続けるに当たって、
周知であるが実施例や発明の理解に必要な諸概念をまと
めて解説することにする。キャッシュ−主記憶間のライ
ン転送時のメモリマッピング方式として、次の方式があ
る。 (1) ダイレクトマップ方式；キャッシュ上でのラインの
格納アドレスが主記憶のラインの格納アドレスに対して
一意に決められる方式である。キャッシュ上のアドレス
は例えば、主記憶アドレスのキャッシュ容量による剰余
に対応して決められる。 (2) セットアソシアティブ方式；キャッシュを、それぞ
れ複数個のラインを格納できるようなセットに分割し、
主記憶のラインがいずれのセットに格納されるかは一意
的に決められるが、セット内のどこに格納されるかは一
定の約束による方式である。 (3) フルアソシアティブ方式；主記憶のラインをキャッ
シュの任意の位置に格納できる方式。キャッシュのいず
れの位置に格納するかは一定の約束による。
周知であるが実施例や発明の理解に必要な諸概念をまと
めて解説することにする。キャッシュ−主記憶間のライ
ン転送時のメモリマッピング方式として、次の方式があ
る。 (1) ダイレクトマップ方式；キャッシュ上でのラインの
格納アドレスが主記憶のラインの格納アドレスに対して
一意に決められる方式である。キャッシュ上のアドレス
は例えば、主記憶アドレスのキャッシュ容量による剰余
に対応して決められる。 (2) セットアソシアティブ方式；キャッシュを、それぞ
れ複数個のラインを格納できるようなセットに分割し、
主記憶のラインがいずれのセットに格納されるかは一意
的に決められるが、セット内のどこに格納されるかは一
定の約束による方式である。 (3) フルアソシアティブ方式；主記憶のラインをキャッ
シュの任意の位置に格納できる方式。キャッシュのいず
れの位置に格納するかは一定の約束による。
【００２１】前記(2),(3) の場合の「一定の約束」と
は、ライン単位で情報をキャッシュに格納する場合、そ
れまでキャッシュに格納されていたラインとの置換をす
る場合のアルゴリズムのことである。この置換のアルゴ
リズムとして、次のようなものがある。 (a) ランダム方式；疑似乱数の発生などによりランダム
に置換する方式である。 (b) ＬＲＵ方式(Last Recently Used)；アクセスされた
履歴を記憶しておき、最も長い時間アクセスされていな
いものと置換する方式である。
は、ライン単位で情報をキャッシュに格納する場合、そ
れまでキャッシュに格納されていたラインとの置換をす
る場合のアルゴリズムのことである。この置換のアルゴ
リズムとして、次のようなものがある。 (a) ランダム方式；疑似乱数の発生などによりランダム
に置換する方式である。 (b) ＬＲＵ方式(Last Recently Used)；アクセスされた
履歴を記憶しておき、最も長い時間アクセスされていな
いものと置換する方式である。
【００２２】なお、(1) 〜(3) の方式とも、キャッシュ
上にある情報が主記憶のどの位置（アドレス）にある情
報のコピーであるかを示す情報が必要で、これを保持す
るのがタグである。ＣＰＵはアクセスの際、メモリアド
レスと前記タグのアドレス情報とを比較することによ
り、ヒット、ミスヒットの判定を行う。タグに保持され
るメモリアドレスは、物理アドレスの場合と仮想アドレ
スの場合とがある。物理アドレスは主記憶のアドレスそ
のものである。仮想アドレスはプログラムで使用するア
ドレスであり、物理アドレスに変換されてから主記憶等
のアクセスが行われる。主記憶のアドレスとの対応付け
を行うために使用されるのがアドレス変換バッファＴＬ
Ｂ(Translation Lookaside Buffer)であり、ＴＬＢに
は、仮想ページ番号とそのエントリが有効であることを
示す制御情報、及び対応づけられた物理ページ番号等が
登録されている。ＴＬＢは、通常ハードウェア上の制限
により主記憶全領域をカバーするだけのエントリ数がな
い。そこで、完全なアドレス変換テーブルを主記憶上に
置き、ＴＬＢには必要な部分をコピーする方式が一般に
とられている。ＴＬＢに登録されている仮想アドレスが
発生すればＴＬＢを検索すればよいが、ＴＬＢに登録さ
れていない仮想アドレスが発生すると、ＴＬＢを検索で
きない。これをページフォルトといい、割り込みにより
主記憶間のアドレス変換テーブルを転送してＴＬＢの書
換えをする必要が生じる。この書換えの際のマッピング
方式は、通常セットアソシアティブ方式又はフルアソシ
アティブ方式が採用される。
上にある情報が主記憶のどの位置（アドレス）にある情
報のコピーであるかを示す情報が必要で、これを保持す
るのがタグである。ＣＰＵはアクセスの際、メモリアド
レスと前記タグのアドレス情報とを比較することによ
り、ヒット、ミスヒットの判定を行う。タグに保持され
るメモリアドレスは、物理アドレスの場合と仮想アドレ
スの場合とがある。物理アドレスは主記憶のアドレスそ
のものである。仮想アドレスはプログラムで使用するア
ドレスであり、物理アドレスに変換されてから主記憶等
のアクセスが行われる。主記憶のアドレスとの対応付け
を行うために使用されるのがアドレス変換バッファＴＬ
Ｂ(Translation Lookaside Buffer)であり、ＴＬＢに
は、仮想ページ番号とそのエントリが有効であることを
示す制御情報、及び対応づけられた物理ページ番号等が
登録されている。ＴＬＢは、通常ハードウェア上の制限
により主記憶全領域をカバーするだけのエントリ数がな
い。そこで、完全なアドレス変換テーブルを主記憶上に
置き、ＴＬＢには必要な部分をコピーする方式が一般に
とられている。ＴＬＢに登録されている仮想アドレスが
発生すればＴＬＢを検索すればよいが、ＴＬＢに登録さ
れていない仮想アドレスが発生すると、ＴＬＢを検索で
きない。これをページフォルトといい、割り込みにより
主記憶間のアドレス変換テーブルを転送してＴＬＢの書
換えをする必要が生じる。この書換えの際のマッピング
方式は、通常セットアソシアティブ方式又はフルアソシ
アティブ方式が採用される。
【００２３】本実施例では、キャッシュ方式はダイレク
トマップ方式をとり、タグに保持されるメモリアドレス
は物理アドレスであるとする。さて、説明の本筋にもど
り、ＣＰＵ２１は、メモリアクセスをする場合、内蔵の
ステータスレジスタ２１１を検索してそれぞれのエント
リにセットされたページ番号との一致を調べ一致したエ
ントリの優先レベル情報ＳＢを読み出す。
トマップ方式をとり、タグに保持されるメモリアドレス
は物理アドレスであるとする。さて、説明の本筋にもど
り、ＣＰＵ２１は、メモリアクセスをする場合、内蔵の
ステータスレジスタ２１１を検索してそれぞれのエント
リにセットされたページ番号との一致を調べ一致したエ
ントリの優先レベル情報ＳＢを読み出す。
【００２４】優先レベル情報は、例えば０又は１からな
る２ビットの情報００，０１，１０，１１であって、０
０→０１→１０→１１という順で優先度が上がっていく
ものとする。このようにして読み出された優先レベル情
報ＳＢは、優先レベル判定回路２５に送られ、レジスタ
２５１に保持される。
る２ビットの情報００，０１，１０，１１であって、０
０→０１→１０→１１という順で優先度が上がっていく
ものとする。このようにして読み出された優先レベル情
報ＳＢは、優先レベル判定回路２５に送られ、レジスタ
２５１に保持される。
【００２５】一方、ＣＰＵ２１はタグのアドレス部のア
ドレスをアクセスされたアドレスと比較し、ヒット・ミ
スヒットの判定を行う。同時にタグからページ番号（キ
ャッシュ方式がダイレクトマップ方式であるから、メモ
リアクセスされたラインがそのまま置換候補となる）に
対応して記憶されている優先レベル情報ＳＡを取り出
し、優先レベル判定回路２５に送る。この優先レベル情
報は、前にキャッシュラインを置換する際に、レジスタ
２５１を経てタグ内の置換禁止ビットにセットされたも
のである。もし、キャッシュがヒットしたならばこれ以
後の動作は打ち切られる。
ドレスをアクセスされたアドレスと比較し、ヒット・ミ
スヒットの判定を行う。同時にタグからページ番号（キ
ャッシュ方式がダイレクトマップ方式であるから、メモ
リアクセスされたラインがそのまま置換候補となる）に
対応して記憶されている優先レベル情報ＳＡを取り出
し、優先レベル判定回路２５に送る。この優先レベル情
報は、前にキャッシュラインを置換する際に、レジスタ
２５１を経てタグ内の置換禁止ビットにセットされたも
のである。もし、キャッシュがヒットしたならばこれ以
後の動作は打ち切られる。
【００２６】ミスヒットした場合、ＣＰＵ２１が主記憶
装置２２のアクセスを開始するのと同時に、優先レベル
判定回路２５は、前記優先レベル情報ＳＡとレジスタ２
５１に保持された優先レベル情報ＳＢとを比較し、その
結果に基づいて必要ならば置換禁止信号ＩＨを生成す
る。
装置２２のアクセスを開始するのと同時に、優先レベル
判定回路２５は、前記優先レベル情報ＳＡとレジスタ２
５１に保持された優先レベル情報ＳＢとを比較し、その
結果に基づいて必要ならば置換禁止信号ＩＨを生成す
る。
【００２７】
【表１】
【００２８】表１は、２つの優先レベル情報ＳＡ，ＳＢ
の組み合わせに対する置換禁止信号ＩＨの関係を掲げた
優先レベル判定の真理値表である。キャッシュの優先レ
ベル情報ＳＡが、アクセスしようとするメモリの優先レ
ベル情報ＳＢよりも高い場合、優先レベル判定回路２５
は置換禁止と判定し、置換禁止信号ＩＨを１として出力
する。
の組み合わせに対する置換禁止信号ＩＨの関係を掲げた
優先レベル判定の真理値表である。キャッシュの優先レ
ベル情報ＳＡが、アクセスしようとするメモリの優先レ
ベル情報ＳＢよりも高い場合、優先レベル判定回路２５
は置換禁止と判定し、置換禁止信号ＩＨを１として出力
する。
【００２９】前述の表１の判定を実現するための優先レ
ベル判定回路２５は、図４のように構成できる。この図
でＳＡ〔１〕は優先レベル情報の１桁目、ＳＡ〔２〕は
優先レベル情報の２桁目、ＳＢ
ベル判定回路２５は、図４のように構成できる。この図
でＳＡ〔１〕は優先レベル情報の１桁目、ＳＡ〔２〕は
優先レベル情報の２桁目、ＳＢ
〔０〕は他の優先レベル
情報の１桁目、ＳＢ〔２〕は他の優先レベル情報の２桁
目、ＩＨは置換禁止信号を表わす。ＣＰＵ２１は、主記
憶装置２２にアクセスする際、主記憶装置２２に存在す
る新ラインにより置換候補ラインを置き換えようとす
る。しかし、ＷＥゲート２６により、ＣＰＵ２１が出力
するライトイネーブル（負論理）と前記置換禁止信号と
の論理積がとられ、これによりキャッシュメモリ２０が
アサートされなくなるので、キャッシュメモリ２０への
書込みが禁止される。
情報の１桁目、ＳＢ〔２〕は他の優先レベル情報の２桁
目、ＩＨは置換禁止信号を表わす。ＣＰＵ２１は、主記
憶装置２２にアクセスする際、主記憶装置２２に存在す
る新ラインにより置換候補ラインを置き換えようとす
る。しかし、ＷＥゲート２６により、ＣＰＵ２１が出力
するライトイネーブル（負論理）と前記置換禁止信号と
の論理積がとられ、これによりキャッシュメモリ２０が
アサートされなくなるので、キャッシュメモリ２０への
書込みが禁止される。
【００３０】置換禁止信号ＩＨが生成されない場合は、
ＣＰＵ２１は、主記憶装置２２に存在する新ラインによ
り置換候補ラインを置き換える。これと同時に、レジス
タ２５１の優先レベル情報がタグの置換禁止ビットにセ
ットされる。 −第２の実施例− 本実施例では、キャッシュ方式はダイレクトマップ方式
をとり、タグに保持されるメモリアドレスは仮想アドレ
スであるとする。また、ＴＬＢはフルアソシアティブ方
式をとるものとする。
ＣＰＵ２１は、主記憶装置２２に存在する新ラインによ
り置換候補ラインを置き換える。これと同時に、レジス
タ２５１の優先レベル情報がタグの置換禁止ビットにセ
ットされる。 −第２の実施例− 本実施例では、キャッシュ方式はダイレクトマップ方式
をとり、タグに保持されるメモリアドレスは仮想アドレ
スであるとする。また、ＴＬＢはフルアソシアティブ方
式をとるものとする。
【００３１】図５は、演算制御装置ＣＰＵ２１、主記憶
装置２２、キャッシュメモリ２０、仮想アドレスと物理
アドレスとを結び付けるアドレス変換バッファＴＬＢ２
３、情報アクセス回路２４、優先レベル判定回路２５、
ＷＥ(Write Enable)ゲート２６等を備えたキャッシュメ
モリ装置のブロック図である。前記キャッシュメモリ装
置において、ＴＬＢ２３には、それぞれのエントリにセ
ットされた仮想ページ番号に対して、優先レベル情報が
記憶されているものとする。
装置２２、キャッシュメモリ２０、仮想アドレスと物理
アドレスとを結び付けるアドレス変換バッファＴＬＢ２
３、情報アクセス回路２４、優先レベル判定回路２５、
ＷＥ(Write Enable)ゲート２６等を備えたキャッシュメ
モリ装置のブロック図である。前記キャッシュメモリ装
置において、ＴＬＢ２３には、それぞれのエントリにセ
ットされた仮想ページ番号に対して、優先レベル情報が
記憶されているものとする。
【００３２】ＣＰＵ２１は、メモリアクセスをする場
合、情報アクセス回路２４にメモリの仮想ページ番号を
渡す。情報アクセス回路２４はＴＬＢ２３の全エントリ
に対してそれぞれのエントリにセットされた仮想ページ
番号と前記メモリアクセスした仮想ページ番号との一致
を調べ、一致したエントリの優先レベル情報ＳＢを読み
出す。
合、情報アクセス回路２４にメモリの仮想ページ番号を
渡す。情報アクセス回路２４はＴＬＢ２３の全エントリ
に対してそれぞれのエントリにセットされた仮想ページ
番号と前記メモリアクセスした仮想ページ番号との一致
を調べ、一致したエントリの優先レベル情報ＳＢを読み
出す。
【００３３】ここで、情報アクセス回路２４の具体例を
あげる。図６に示すように、アクセスしようとするメモ
リの仮想ページ番号と、ＴＬＢ２３の各エントリにそれ
ぞれ保持されている仮想ページ番号とはコンパレータＣ
１，…，ＣＮにより比較され、一致すると、ＡＮＤゲー
トから該当エントリの優先レベル情報が出力される。前
述したように仮想アドレスと物理アドレスの対応はただ
１通りであるので、ページの一致はＴＬＢ２３のただ１
つのエントリで起こる。それゆえ、論理和ゲートＯＲで
各出力の論理和をとれば、仮想ページの優先レベル情報
を取り出すことができる。
あげる。図６に示すように、アクセスしようとするメモ
リの仮想ページ番号と、ＴＬＢ２３の各エントリにそれ
ぞれ保持されている仮想ページ番号とはコンパレータＣ
１，…，ＣＮにより比較され、一致すると、ＡＮＤゲー
トから該当エントリの優先レベル情報が出力される。前
述したように仮想アドレスと物理アドレスの対応はただ
１通りであるので、ページの一致はＴＬＢ２３のただ１
つのエントリで起こる。それゆえ、論理和ゲートＯＲで
各出力の論理和をとれば、仮想ページの優先レベル情報
を取り出すことができる。
【００３４】以上のようにして読み出された優先レベル
情報ＳＢは、第１の実施例と同様、優先レベル判定回路
２５に送られ、レジスタ２５１に保持される。一方、Ｃ
ＰＵ２１はタグのアドレス部を検索してヒット・ミスヒ
ットの判定を行う。同時にタグから優先レベル情報ＳＡ
を取り出し、優先レベル判定回路２５に送る。もしキャ
ッシュがヒットしたならばこれ以後の動作は打ち切られ
る。
情報ＳＢは、第１の実施例と同様、優先レベル判定回路
２５に送られ、レジスタ２５１に保持される。一方、Ｃ
ＰＵ２１はタグのアドレス部を検索してヒット・ミスヒ
ットの判定を行う。同時にタグから優先レベル情報ＳＡ
を取り出し、優先レベル判定回路２５に送る。もしキャ
ッシュがヒットしたならばこれ以後の動作は打ち切られ
る。
【００３５】ミスヒットした場合、ＣＰＵ２１が主記憶
装置２２のアクセスを開始するのと同時に、優先レベル
判定回路２５は、前記優先レベル情報ＳＡとレジスタ２
５１に保持された優先レベル情報ＳＢとを比較し、その
結果に基づいて表１（前掲）に従って置換禁止信号ＩＨ
を生成する。置換禁止信号ＩＨが生成された場合は、Ｗ
Ｅゲート２６により、キャッシュメモリ２０への書込み
が禁止されるのは第１の実施例と同様である。
装置２２のアクセスを開始するのと同時に、優先レベル
判定回路２５は、前記優先レベル情報ＳＡとレジスタ２
５１に保持された優先レベル情報ＳＢとを比較し、その
結果に基づいて表１（前掲）に従って置換禁止信号ＩＨ
を生成する。置換禁止信号ＩＨが生成された場合は、Ｗ
Ｅゲート２６により、キャッシュメモリ２０への書込み
が禁止されるのは第１の実施例と同様である。
【００３６】置換禁止信号ＩＨが生成されない場合は、
ＣＰＵ２１は、置換候補ラインの置換を行い、これと同
時に、タグの置換禁止ビットにレジスタ２５１の優先レ
ベル情報がセットされる。なお本発明は前記実施例に限
定されるものではない。例えば実施例の表１では、２つ
の優先レベル情報ＳＡ，ＳＢはそれぞれ２桁のビットで
表されていたので優先レベルの数は２2 ＝４であった
が、優先レベルをもっときめ細かく設定してもよいし、
優先レベルをもっと粗く、すなわち２1 ＝２に設定して
もよい。この場合、キャッシュメモリ２０に記憶されて
いる置換候補ラインの優先レベルが優先レベル１であれ
ば無条件に置換禁止信号を出せばよいので、優先レベル
判定回路２５はレジスタ２５１の内容を参照する必要は
なくなる。その他本発明の要旨を変更しない範囲で種々
の変更を施すことが可能である。
ＣＰＵ２１は、置換候補ラインの置換を行い、これと同
時に、タグの置換禁止ビットにレジスタ２５１の優先レ
ベル情報がセットされる。なお本発明は前記実施例に限
定されるものではない。例えば実施例の表１では、２つ
の優先レベル情報ＳＡ，ＳＢはそれぞれ２桁のビットで
表されていたので優先レベルの数は２2 ＝４であった
が、優先レベルをもっときめ細かく設定してもよいし、
優先レベルをもっと粗く、すなわち２1 ＝２に設定して
もよい。この場合、キャッシュメモリ２０に記憶されて
いる置換候補ラインの優先レベルが優先レベル１であれ
ば無条件に置換禁止信号を出せばよいので、優先レベル
判定回路２５はレジスタ２５１の内容を参照する必要は
なくなる。その他本発明の要旨を変更しない範囲で種々
の変更を施すことが可能である。
【００３７】
【発明の効果】以上のように、本発明によれば、キャッ
シュメモリに記憶されているラインの利用度が高いとき
は、当該ラインの置換は禁止されるので、従来のような
画一的な置換がされることはなくなる。したがって、プ
ロセスの実行速度の低下を防ぐことができるので、コン
ピュータのキャッシュメモリ装置として利用すると有効
である。
シュメモリに記憶されているラインの利用度が高いとき
は、当該ラインの置換は禁止されるので、従来のような
画一的な置換がされることはなくなる。したがって、プ
ロセスの実行速度の低下を防ぐことができるので、コン
ピュータのキャッシュメモリ装置として利用すると有効
である。
【００３８】特に、請求項４記載の発明によれば、絶対
的なヒットを保障することができるようになる。
的なヒットを保障することができるようになる。
【図１】請求項２記載の発明の構成を示すブロック図で
ある。
ある。
【図２】請求項３記載の発明の構成を示すブロック図で
ある。
ある。
【図３】演算制御装置、主記憶装置、キャッシュメモ
リ、アドレス変換バッファＴＬＢ等を備えたキャッシュ
メモリ装置のブロック図である。
リ、アドレス変換バッファＴＬＢ等を備えたキャッシュ
メモリ装置のブロック図である。
【図４】優先レベル判定回路を例示した図である。
【図５】第２の実施例に係るキャッシュメモリ装置のブ
ロック図である。
ロック図である。
【図６】情報アクセス回路を例示した図である。
１ キャッシュメモリ ３ タグ ５ａ，５ｂ 優先レベル情報 ６ ＴＬＢ ７ 優先レベル判定回路 ９ 置換禁止回路 １０ 主記憶装置
Claims (4)
- 【請求項１】主記憶装置と、主記憶装置よりも高速小容
量のキャッシュメモリとを備え、キャッシュメモリが参
照された時にミスヒットした場合には、主記憶装置が参
照され、かつ、その主記憶装置のデータをライン単位で
キャッシュメモリに記憶されたいずれかのラインと置換
することにより次回の参照に備えるようにしたキャッシ
ュメモリ装置において、 キャッシュ上にあるラインが主記憶装置のどのアドレス
のラインの写しであるかを示す情報を記憶しているタグ
の所定ビットに、各ラインのアドレスに対応させて、当
該ラインの置換の優先度を示す優先レベル情報を格納
し、 ミスヒット時にキャッシュメモリに記憶されているいず
れかのラインを主記憶装置に記憶されたラインと置換す
る際に、キャッシュメモリに記憶されている置換候補ラ
インと、メモリアクセスされたラインとの両アドレスに
基づいて前記タグに格納されている優先レベル情報をそ
れぞれ参照し、参照された優先レベル情報の優先度を比
較する優先レベル判定回路と、 優先レベル判定回路により比較された結果に応じて、優
先度の高いラインを優先度の低いラインで置換すること
を禁止する置換禁止回路とを設けたことを特徴とするキ
ャッシュメモリ装置。 - 【請求項２】前記メモリアクセスされたラインの優先レ
ベル情報の参照は、ＣＰＵのステータスレジスタに対し
て行われるものであり、タグの所定のビットには、キャ
ッシュライン書込み時に、ＣＰＵのステータスレジスタ
に設けられた当該ラインの優先レベル情報が格納される
ことを特徴とする請求項１記載のキャッシュメモリ装
置。 - 【請求項３】前記メモリアクセスされたラインの優先レ
ベル情報の参照は、論理キャッシュ上にあるラインの仮
想アドレスと主記憶装置の物理アドレスとの対応付けを
行うために使用されるアドレス変換バッファＴＬＢに対
して行われるものであり、前記タグの所定のビットに
は、キャッシュライン書込み時に、アドレス変換バッフ
ァＴＬＢに設けられた当該ラインの優先レベル情報が格
納されることを特徴とする請求項１記載のキャッシュメ
モリ装置。 - 【請求項４】主記憶装置と、主記憶装置よりも高速小容
量のキャッシュメモリとを備え、キャッシュメモリが参
照された時にミスヒットした場合には、主記憶装置が参
照され、かつ、その主記憶装置のデータをライン単位で
キャッシュメモリに記憶されたいずれかのラインと置換
することにより次回の参照に備えるようにしたキャッシ
ュメモリ装置において、 キャッシュ上にあるラインが主記憶装置のどのアドレス
のラインの写しであるかを示す情報を記憶しているタグ
の所定ビットに、各ラインのアドレスに対応させて、当
該ラインの置換を禁止するかどうかを示す置換禁止情報
を格納し、 ミスヒット時にキャッシュメモリに記憶されているいず
れかのラインを主記憶装置に記憶されたラインと置換す
る際に、キャッシュメモリに記憶されている置換候補ラ
インのアドレスに基づいて前記タグに格納されている置
換禁止情報を参照し、参照された置換禁止情報が置換禁
止を示すものであれば、当該ラインの置換を禁止する置
換禁止回路を設けたことを特徴とするキャッシュメモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174461A JPH0728706A (ja) | 1993-07-14 | 1993-07-14 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5174461A JPH0728706A (ja) | 1993-07-14 | 1993-07-14 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728706A true JPH0728706A (ja) | 1995-01-31 |
Family
ID=15978897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174461A Pending JPH0728706A (ja) | 1993-07-14 | 1993-07-14 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728706A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6640286B2 (en) | 2000-11-02 | 2003-10-28 | Hitachi, Ltd. | Cache control system |
| GB2445965A (en) * | 2007-01-26 | 2008-07-30 | Advanced Risc Mach Ltd | Entry replacement within a data store |
| JP2010123130A (ja) * | 2008-11-21 | 2010-06-03 | Nvidia Corp | 複数クラスデータキャッシュポリシー |
| CN114035980A (zh) * | 2021-11-08 | 2022-02-11 | 海飞科(南京)信息技术有限公司 | 基于便笺存储器来共享数据的方法和电子装置 |
-
1993
- 1993-07-14 JP JP5174461A patent/JPH0728706A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6640286B2 (en) | 2000-11-02 | 2003-10-28 | Hitachi, Ltd. | Cache control system |
| GB2445965A (en) * | 2007-01-26 | 2008-07-30 | Advanced Risc Mach Ltd | Entry replacement within a data store |
| GB2445965B (en) * | 2007-01-26 | 2011-05-04 | Advanced Risc Mach Ltd | Entry replacement within a data store |
| US8271750B2 (en) | 2007-01-26 | 2012-09-18 | Arm Limited | Entry replacement within a data store using entry profile data and runtime performance gain data |
| JP2010123130A (ja) * | 2008-11-21 | 2010-06-03 | Nvidia Corp | 複数クラスデータキャッシュポリシー |
| US8868838B1 (en) | 2008-11-21 | 2014-10-21 | Nvidia Corporation | Multi-class data cache policies |
| CN114035980A (zh) * | 2021-11-08 | 2022-02-11 | 海飞科(南京)信息技术有限公司 | 基于便笺存储器来共享数据的方法和电子装置 |
| CN114035980B (zh) * | 2021-11-08 | 2023-11-14 | 海飞科(南京)信息技术有限公司 | 基于便笺存储器来共享数据的方法和电子装置 |
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