JP3503480B2 - キャッシュメモリ制御方法及び装置 - Google Patents
キャッシュメモリ制御方法及び装置Info
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- JP3503480B2 JP3503480B2 JP20914398A JP20914398A JP3503480B2 JP 3503480 B2 JP3503480 B2 JP 3503480B2 JP 20914398 A JP20914398 A JP 20914398A JP 20914398 A JP20914398 A JP 20914398A JP 3503480 B2 JP3503480 B2 JP 3503480B2
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等情
報処理装置のキャッシュメモリ制御方法及び装置に関
し、特に、キャッシュヒット率の向上を図るキャッシュ
メモリ制御方法及び装置に関する。 【０００２】 【従来の技術】マイクロプロセッサの集積度、動作周波
数の向上により、コンピュータは短時間に多くのデータ
を処理可能となっているが、メモリの動作周波数の向上
はマイクロプロセッサに比べ緩やかであり、メモリのア
クセス処理に多くの時間を費やし、コンピュータ全体の
処理性能の向上の妨げとなっている。このため、マイク
ロプロセッサ等のコンピュータにおいては、主メモリの
一部をコピーとして高速にデータを読み出し、書き込み
ができるキャッシュメモリを備える設計方式が用いられ
ている。 【０００３】頻繁に参照するデータについては、キャッ
シュメモリに保持されたデータをアクセスすることで高
速にコンピュータのレジスタ等にロードすることがで
き、データ供給が、性能ネックとなるという問題は解さ
れているが、キャッシュメモリは、高速動作させる必要
があるため、大容量を持つことはできない。 【０００４】キャッシュメモリにおけるデータのヒット
率を上げるために、あるいはキャッシュミス時の回復を
効率良く行うために、ダイレクト・マップ方式は、実
際、ヒットしたか否かのチェックも置き換え可能かどう
かのチェックも、対象はただ一つのブロックで他に選択
の余地がないことから簡単である。 【０００５】一方、フル・アソシアティブ方式や、セッ
ト・アソシアティブ方式では、キャッシュミスの際に、
置き換えの候補となるブロックは複数あり、その際のブ
ロックの選択として、主にランダム法や、ＬＲＵ（Leas
t Recently Used）法が用いられる。 【０００６】ランダム法の長所は、ハードウェアの構成
が簡単であり、ＬＲＵ法は、参照ブロックの履歴の保存
数が増えるにつれてコストが増大するので、近似解が使
われることが多い。 【０００７】実際には、キャッシュサイズが大きくなる
ほど、どのブロックを置き換えるかの選択の幅が広がる
にもかかわらず、ランダム法とＬＲＵ法によるミス率の
差は無くなってくる。 【０００８】 【発明が解決しようとする課題】ところで、キャッシュ
メモリのアクセスの過半数は読み出しアクセスである。
実際、命令語へのアクセスはすべて読み出しであり、ほ
とんどの命令は、メモリへの書き込みを行わない。 【０００９】しかし、書き込みの速度を無視したままで
高性能メモリの設計などできない。そして、従来の置き
換えブロックの選択方法においては、頻繁にアクセスさ
れている箇所と、アクセスの回数が少ない箇所とが混在
している為に、必要以上に書き換えが行われている可能
性がある。 【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、アクセス頻度の
低いキャッシュラインを効率的に選択して置換すること
を可能とし、キャッシュヒット率を向上させ、性能の向
上を図る、キャッシュメモリ制御方法及び装置を提供す
ることにある。 【００１１】 【課題を解決するための手段】前記目的を達成する本発
明は、複数ウェイのキャッシュメモリにおいて、キャッ
シュミスヒット時、各ウェイのキャッシュミスヒット回
数を比較し、ミスヒット回数の最も多いウェイのキャッ
シュラインデータの置き換えを行うように構成される。 【００１２】本発明においては、キャッシュミスヒット
時、前記キャッシュラインデータの置き換えを行ったウ
ェイのキャッシュミスヒット回数をリセットし、前記キ
ャッシュラインデータの置き換えを行なわないウェイの
キャッシュミスヒット回数を一つカウントアップするよ
うに構成される。 【００１３】 【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、キャッシュの更新処理において、キャ
ッシュメモリ内のデータをミスカウンタの値を用いて書
き換えの判断を行うことを特徴としたものである。キャ
ッシュヒットしなかった回数（ミスヒット回数）をウェ
イ（ＷＡＹ）毎で比較し、ミスヒットカウントの多い方
のデータを書き変える。 【００１４】本発明は、その好ましい実施の形態におい
て、アクセスアドレスのブロック内アドレスでアクセス
されるデータを格納するデータ記憶部と、アクセスアド
レス信号のインデクスでアクセスされ、タグアドレスを
格納するアドレス記憶部と、前記アクセスアドレス信号
のタグと、前記インデクスでアクセスされた前記アドレ
ス記憶部のタグとの一致を比較しヒット／ミスを判定す
る比較部と、前記比較部からのミス判定を受けてこれを
計数するカウント手段と、前記アドレス記憶部と同等の
ライン数を備え前記計数手段によるミス回数をキャッシ
ュライン毎に保持するミス記録部と、を複数ウェイの各
ウェイ毎に備え、前記比較部でミス判定時、前記ミス記
録部により記憶されたミスの回数が最も多いウェイのデ
ータ記憶部のキャッシュブロックを、メモリからリード
して、置き換えるように制御する手段を備える。 【００１５】本発明の実施の形態においては、前記比較
部でミス判定時、前記キャッシュラインのデータを置き
換えた後、前記キャッシュラインデータの置き換えを行
ったウェイの前記カウント手段をリセットし、一方、キ
ャッシュラインデータの置き換えを行わない方のウェイ
の前記カウント手段を１つカウントアップする。以下実
施例に即して詳説する。 【００１６】 【実施例】図１は、本発明の一実施例の構成を示す図で
あり、セット・アソシアティブ方式のキャッシュシステ
ムの構成を示す図である。図１において、１００はキャ
ッシュが内蔵されるマイクロプロセッサであり、１０１
はマイクロプロセッサ外のメモリである。１０２はキャ
ッシュメモリ内のデータ記憶部、１０３はキャッシュメ
モリ内のアドレス記憶部、命令発行部１０４である。 【００１７】アドレス比較器１０５は、アドレス記憶部
１０３に記憶されているデータのアドレスと、命令発行
部１０４から送出されるアドレスとを比較しヒット／ミ
スヒットの判定を行う。ミスカウンタ部１０６−１はア
ドレス比較器１０５でミスヒットとされた回数を計数す
るカウンタであり、キャッシュライン毎にミス記憶部１
０６−２にミス回数を記憶する。 【００１８】ミスリクエスト送出制御部１０７は、ロー
ド命令がキャッシュミスと判定されたとき、メモリ１０
１にデータを要求する。 【００１９】本発明の一実施例の動作について説明す
る。アドレス比較部１０５は、命令発行部１０４からの
信号１１０により命令とアドレスを受け取る。 【００２０】アドレス比較部１０５は、アドレス記憶部
１０３に記憶されているデータのアドレスと、命令発行
部１０４から送出されるアドレスとを比較してヒット／
ミス判定の結果、ヒットの場合には、データ記憶部１０
２に対して信号１１１によりデータの読み出し、あるい
は書き込みを指示する。 【００２１】データ記憶部１０２は、命令発行部１０４
で発行された命令がロード命令かストア命令であるかに
よって、信号１１２によりデータの受け渡しを行う。 【００２２】発行された命令がロード命令であり、かつ
アドレスの比較の結果キャッシュミスの場合には、アド
レス比較部１０５からの信号１１３により、ミスカウン
タ部１０６−１で、後に示す条件で、カウントされ、キ
ャッシュメモリの各キャッシュライン毎にミスの回数
を、ミス記憶部１０６−２に記憶していき、信号１１８
により、ミスリクエスト送出制御部１０７にミスしたア
ドレスを引き渡し、このアドレスに該当するキャッシュ
ラインのブロックリードのリクエストを信号１１５によ
りメモリ１０１に発行する。 【００２３】メモリ１０１にて、ブロックリードリクエ
ストの発行が受け付けられると、要求されたアドレスよ
り始まるデータを、１ブロック分送出する。 【００２４】マイクロプロセッサ１００では、メモリ１
０１から送出されたデータをデータ記憶部１０２に格納
し、信号１１７により、書込み完了を通知する。 【００２５】ミスリクエスト送出制御部１０７は、この
通知を受けて、信号１１９によりアドレス比較部１０５
内のアドレスを更新する。 【００２６】本発明の一実施例は、アドレス比較部１０
５とミスリクエスト送出制御部１０７の間に、ミスカウ
ンタ部１０６−１とミス記憶部１０６−２を設けること
により、ロード命令でキャッシュミスした際にどのブロ
ックを書き換えるかの判断に用いる。 【００２７】有効なデータを保持しているブロックとそ
うでないブロックとが選択の対象であれば、有効なデー
タを保持していないブロックを書き換えればよいが、キ
ャッシュのヒット率が高い状態では、有効なデータを保
持しているブロック同士の間、一方、ミス率が高い状態
では、無効なデータを保持しているブロック同士の間
で、書き換えるブロックの決定を行わなければならな
い。 【００２８】このときに、すぐに必要な情報を書き換え
てしまわないように、ミスの回数をカウントしていく。
図１１に示したミスカウンタ部１０６−１、ミス記憶部
１０６−２とアドレス比較器１０５とミスリクエスト送
出制御部１０７について、より詳細な構成を図２に、ブ
ロック図にて示す。 【００２９】図２において、１０４はロード命令からの
アドレスであり、タグ、インデックス、ブロック内アド
レスから構成されている。 【００３０】信号２１０によりロード命令の、アドレス
部のインデックスにてアドレス記憶部１０３（１０
３′）をアクセスしてタグを取り出し、比較器２０１
（２０１′）で、信号２１２（２１２′）によるアドレ
ス記憶部１０３（１０３′）のタグと、信号２１１によ
るロード命令のアドレス部タグと、の比較を行い、両者
が一致、すなわちヒットすれば、信号１１１（１１
１′）により、データ記憶部１０２（１０２′）にタグ
情報を渡す。 【００３１】そして、ロード命令のアドレス部のブロッ
ク内アドレスである信号２１６によりブロック内アドレ
ス（バイトオフセット）でデータ記憶部１０２（１０
２′）を読み出し、読み出したデータを、信号２１７
（２１７′）により、レジスタ２０４を通って、信号２
１８により出力する。 【００３２】また、比較器２０１（２０１′）でミスで
ある場合、信号１１３（１１３′）により、加算器２０
２（２０２′）でミスした回数を、ウェイ毎に計数して
いき、信号２１３（２１３′）により、ミス記録部２０
３（２０３′）に記憶する。ミス記録部２０３（２０
３′）は、アドレス記憶部１０３（１０３′）と同等の
ライン数を備える。ミス記録部２０３（２０３′）によ
り記憶されたミスの回数が多いブロックを、信号２２０
（２２０′）によるウェイ情報と、信号２１９よるイン
デックスとタグを用いて、ミスリクエスト送出部１０６
から信号２２４により、データ記憶部１０２のデータを
書き換える。 【００３３】これは、参照の時間的局所性を利用したも
ので、複数回ミスしたブロックは今後も参照される可能
性が低いというものである。 【００３４】図３は、本発明の一実施例の処理を説明す
るための流れ図である。本発明の一実施例において、ロ
ード命令がいかなる過程を経て処理されるについて説明
する。 【００３５】ロード命令が発行されると（ステップ３０
０）、キャッシュのヒット／ミス判定が行われる（ステ
ップ３０１）。 【００３６】ヒットした場合には自ウェイがヒットして
いるか判定し（ステップ３０２）、自ウェイがヒットし
ていたら、データ読み出し指示の処理（ステップ３０
７）に移り、自ウェイのデータ記憶部１０２からデータ
を読み出して終了する。 【００３７】一方、ステップ３０２で、自ウェイがミス
した場合には、自ウェイのミスカウンタでミスの回数を
計数し（ステップ３０４）、終了する。 【００３８】キャッシュのヒット／ミスの判定ステップ
３０１で、ミスの場合、自ウェイが他ウェイよりもミス
カウント数が多いか比較判定し（ステップ３０３）、多
ければ、自ウェイのデータ記憶部１０２のデータを書き
換え（ステップ３０５）、自ウェイのミスカウンタをリ
セットする（ステップ３０６）。 【００３９】ステップ３０３で、自ウェイの方が、他ウ
ェイよりもミスカウント数が少ない時は、自ウェイのミ
スの回数をミスカウンタで計数し（ステップ３０４）、
終了する。 【００４０】 【発明の効果】以上説明したように、本発明によれば、
キャッシュのミスヒットの回数を計数していくことによ
り、アクセス頻度の低いキャッシュラインを効率的に選
択して、置換する事が可能となり、キャッシュヒット率
を向上させ、性能の向上を図ることができる、という効
果を奏する。
報処理装置のキャッシュメモリ制御方法及び装置に関
し、特に、キャッシュヒット率の向上を図るキャッシュ
メモリ制御方法及び装置に関する。 【０００２】 【従来の技術】マイクロプロセッサの集積度、動作周波
数の向上により、コンピュータは短時間に多くのデータ
を処理可能となっているが、メモリの動作周波数の向上
はマイクロプロセッサに比べ緩やかであり、メモリのア
クセス処理に多くの時間を費やし、コンピュータ全体の
処理性能の向上の妨げとなっている。このため、マイク
ロプロセッサ等のコンピュータにおいては、主メモリの
一部をコピーとして高速にデータを読み出し、書き込み
ができるキャッシュメモリを備える設計方式が用いられ
ている。 【０００３】頻繁に参照するデータについては、キャッ
シュメモリに保持されたデータをアクセスすることで高
速にコンピュータのレジスタ等にロードすることがで
き、データ供給が、性能ネックとなるという問題は解さ
れているが、キャッシュメモリは、高速動作させる必要
があるため、大容量を持つことはできない。 【０００４】キャッシュメモリにおけるデータのヒット
率を上げるために、あるいはキャッシュミス時の回復を
効率良く行うために、ダイレクト・マップ方式は、実
際、ヒットしたか否かのチェックも置き換え可能かどう
かのチェックも、対象はただ一つのブロックで他に選択
の余地がないことから簡単である。 【０００５】一方、フル・アソシアティブ方式や、セッ
ト・アソシアティブ方式では、キャッシュミスの際に、
置き換えの候補となるブロックは複数あり、その際のブ
ロックの選択として、主にランダム法や、ＬＲＵ（Leas
t Recently Used）法が用いられる。 【０００６】ランダム法の長所は、ハードウェアの構成
が簡単であり、ＬＲＵ法は、参照ブロックの履歴の保存
数が増えるにつれてコストが増大するので、近似解が使
われることが多い。 【０００７】実際には、キャッシュサイズが大きくなる
ほど、どのブロックを置き換えるかの選択の幅が広がる
にもかかわらず、ランダム法とＬＲＵ法によるミス率の
差は無くなってくる。 【０００８】 【発明が解決しようとする課題】ところで、キャッシュ
メモリのアクセスの過半数は読み出しアクセスである。
実際、命令語へのアクセスはすべて読み出しであり、ほ
とんどの命令は、メモリへの書き込みを行わない。 【０００９】しかし、書き込みの速度を無視したままで
高性能メモリの設計などできない。そして、従来の置き
換えブロックの選択方法においては、頻繁にアクセスさ
れている箇所と、アクセスの回数が少ない箇所とが混在
している為に、必要以上に書き換えが行われている可能
性がある。 【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、アクセス頻度の
低いキャッシュラインを効率的に選択して置換すること
を可能とし、キャッシュヒット率を向上させ、性能の向
上を図る、キャッシュメモリ制御方法及び装置を提供す
ることにある。 【００１１】 【課題を解決するための手段】前記目的を達成する本発
明は、複数ウェイのキャッシュメモリにおいて、キャッ
シュミスヒット時、各ウェイのキャッシュミスヒット回
数を比較し、ミスヒット回数の最も多いウェイのキャッ
シュラインデータの置き換えを行うように構成される。 【００１２】本発明においては、キャッシュミスヒット
時、前記キャッシュラインデータの置き換えを行ったウ
ェイのキャッシュミスヒット回数をリセットし、前記キ
ャッシュラインデータの置き換えを行なわないウェイの
キャッシュミスヒット回数を一つカウントアップするよ
うに構成される。 【００１３】 【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、キャッシュの更新処理において、キャ
ッシュメモリ内のデータをミスカウンタの値を用いて書
き換えの判断を行うことを特徴としたものである。キャ
ッシュヒットしなかった回数（ミスヒット回数）をウェ
イ（ＷＡＹ）毎で比較し、ミスヒットカウントの多い方
のデータを書き変える。 【００１４】本発明は、その好ましい実施の形態におい
て、アクセスアドレスのブロック内アドレスでアクセス
されるデータを格納するデータ記憶部と、アクセスアド
レス信号のインデクスでアクセスされ、タグアドレスを
格納するアドレス記憶部と、前記アクセスアドレス信号
のタグと、前記インデクスでアクセスされた前記アドレ
ス記憶部のタグとの一致を比較しヒット／ミスを判定す
る比較部と、前記比較部からのミス判定を受けてこれを
計数するカウント手段と、前記アドレス記憶部と同等の
ライン数を備え前記計数手段によるミス回数をキャッシ
ュライン毎に保持するミス記録部と、を複数ウェイの各
ウェイ毎に備え、前記比較部でミス判定時、前記ミス記
録部により記憶されたミスの回数が最も多いウェイのデ
ータ記憶部のキャッシュブロックを、メモリからリード
して、置き換えるように制御する手段を備える。 【００１５】本発明の実施の形態においては、前記比較
部でミス判定時、前記キャッシュラインのデータを置き
換えた後、前記キャッシュラインデータの置き換えを行
ったウェイの前記カウント手段をリセットし、一方、キ
ャッシュラインデータの置き換えを行わない方のウェイ
の前記カウント手段を１つカウントアップする。以下実
施例に即して詳説する。 【００１６】 【実施例】図１は、本発明の一実施例の構成を示す図で
あり、セット・アソシアティブ方式のキャッシュシステ
ムの構成を示す図である。図１において、１００はキャ
ッシュが内蔵されるマイクロプロセッサであり、１０１
はマイクロプロセッサ外のメモリである。１０２はキャ
ッシュメモリ内のデータ記憶部、１０３はキャッシュメ
モリ内のアドレス記憶部、命令発行部１０４である。 【００１７】アドレス比較器１０５は、アドレス記憶部
１０３に記憶されているデータのアドレスと、命令発行
部１０４から送出されるアドレスとを比較しヒット／ミ
スヒットの判定を行う。ミスカウンタ部１０６−１はア
ドレス比較器１０５でミスヒットとされた回数を計数す
るカウンタであり、キャッシュライン毎にミス記憶部１
０６−２にミス回数を記憶する。 【００１８】ミスリクエスト送出制御部１０７は、ロー
ド命令がキャッシュミスと判定されたとき、メモリ１０
１にデータを要求する。 【００１９】本発明の一実施例の動作について説明す
る。アドレス比較部１０５は、命令発行部１０４からの
信号１１０により命令とアドレスを受け取る。 【００２０】アドレス比較部１０５は、アドレス記憶部
１０３に記憶されているデータのアドレスと、命令発行
部１０４から送出されるアドレスとを比較してヒット／
ミス判定の結果、ヒットの場合には、データ記憶部１０
２に対して信号１１１によりデータの読み出し、あるい
は書き込みを指示する。 【００２１】データ記憶部１０２は、命令発行部１０４
で発行された命令がロード命令かストア命令であるかに
よって、信号１１２によりデータの受け渡しを行う。 【００２２】発行された命令がロード命令であり、かつ
アドレスの比較の結果キャッシュミスの場合には、アド
レス比較部１０５からの信号１１３により、ミスカウン
タ部１０６−１で、後に示す条件で、カウントされ、キ
ャッシュメモリの各キャッシュライン毎にミスの回数
を、ミス記憶部１０６−２に記憶していき、信号１１８
により、ミスリクエスト送出制御部１０７にミスしたア
ドレスを引き渡し、このアドレスに該当するキャッシュ
ラインのブロックリードのリクエストを信号１１５によ
りメモリ１０１に発行する。 【００２３】メモリ１０１にて、ブロックリードリクエ
ストの発行が受け付けられると、要求されたアドレスよ
り始まるデータを、１ブロック分送出する。 【００２４】マイクロプロセッサ１００では、メモリ１
０１から送出されたデータをデータ記憶部１０２に格納
し、信号１１７により、書込み完了を通知する。 【００２５】ミスリクエスト送出制御部１０７は、この
通知を受けて、信号１１９によりアドレス比較部１０５
内のアドレスを更新する。 【００２６】本発明の一実施例は、アドレス比較部１０
５とミスリクエスト送出制御部１０７の間に、ミスカウ
ンタ部１０６−１とミス記憶部１０６−２を設けること
により、ロード命令でキャッシュミスした際にどのブロ
ックを書き換えるかの判断に用いる。 【００２７】有効なデータを保持しているブロックとそ
うでないブロックとが選択の対象であれば、有効なデー
タを保持していないブロックを書き換えればよいが、キ
ャッシュのヒット率が高い状態では、有効なデータを保
持しているブロック同士の間、一方、ミス率が高い状態
では、無効なデータを保持しているブロック同士の間
で、書き換えるブロックの決定を行わなければならな
い。 【００２８】このときに、すぐに必要な情報を書き換え
てしまわないように、ミスの回数をカウントしていく。
図１１に示したミスカウンタ部１０６−１、ミス記憶部
１０６−２とアドレス比較器１０５とミスリクエスト送
出制御部１０７について、より詳細な構成を図２に、ブ
ロック図にて示す。 【００２９】図２において、１０４はロード命令からの
アドレスであり、タグ、インデックス、ブロック内アド
レスから構成されている。 【００３０】信号２１０によりロード命令の、アドレス
部のインデックスにてアドレス記憶部１０３（１０
３′）をアクセスしてタグを取り出し、比較器２０１
（２０１′）で、信号２１２（２１２′）によるアドレ
ス記憶部１０３（１０３′）のタグと、信号２１１によ
るロード命令のアドレス部タグと、の比較を行い、両者
が一致、すなわちヒットすれば、信号１１１（１１
１′）により、データ記憶部１０２（１０２′）にタグ
情報を渡す。 【００３１】そして、ロード命令のアドレス部のブロッ
ク内アドレスである信号２１６によりブロック内アドレ
ス（バイトオフセット）でデータ記憶部１０２（１０
２′）を読み出し、読み出したデータを、信号２１７
（２１７′）により、レジスタ２０４を通って、信号２
１８により出力する。 【００３２】また、比較器２０１（２０１′）でミスで
ある場合、信号１１３（１１３′）により、加算器２０
２（２０２′）でミスした回数を、ウェイ毎に計数して
いき、信号２１３（２１３′）により、ミス記録部２０
３（２０３′）に記憶する。ミス記録部２０３（２０
３′）は、アドレス記憶部１０３（１０３′）と同等の
ライン数を備える。ミス記録部２０３（２０３′）によ
り記憶されたミスの回数が多いブロックを、信号２２０
（２２０′）によるウェイ情報と、信号２１９よるイン
デックスとタグを用いて、ミスリクエスト送出部１０６
から信号２２４により、データ記憶部１０２のデータを
書き換える。 【００３３】これは、参照の時間的局所性を利用したも
ので、複数回ミスしたブロックは今後も参照される可能
性が低いというものである。 【００３４】図３は、本発明の一実施例の処理を説明す
るための流れ図である。本発明の一実施例において、ロ
ード命令がいかなる過程を経て処理されるについて説明
する。 【００３５】ロード命令が発行されると（ステップ３０
０）、キャッシュのヒット／ミス判定が行われる（ステ
ップ３０１）。 【００３６】ヒットした場合には自ウェイがヒットして
いるか判定し（ステップ３０２）、自ウェイがヒットし
ていたら、データ読み出し指示の処理（ステップ３０
７）に移り、自ウェイのデータ記憶部１０２からデータ
を読み出して終了する。 【００３７】一方、ステップ３０２で、自ウェイがミス
した場合には、自ウェイのミスカウンタでミスの回数を
計数し（ステップ３０４）、終了する。 【００３８】キャッシュのヒット／ミスの判定ステップ
３０１で、ミスの場合、自ウェイが他ウェイよりもミス
カウント数が多いか比較判定し（ステップ３０３）、多
ければ、自ウェイのデータ記憶部１０２のデータを書き
換え（ステップ３０５）、自ウェイのミスカウンタをリ
セットする（ステップ３０６）。 【００３９】ステップ３０３で、自ウェイの方が、他ウ
ェイよりもミスカウント数が少ない時は、自ウェイのミ
スの回数をミスカウンタで計数し（ステップ３０４）、
終了する。 【００４０】 【発明の効果】以上説明したように、本発明によれば、
キャッシュのミスヒットの回数を計数していくことによ
り、アクセス頻度の低いキャッシュラインを効率的に選
択して、置換する事が可能となり、キャッシュヒット率
を向上させ、性能の向上を図ることができる、という効
果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施例のシステム構成を示すブロッ
ク図である。 【図２】本発明の一実施例の詳細構成を示す図である。 【図３】本発明の一実施例の処理フローを示す図であ
る。 【符号の説明】 １００ マイクロプロセッサ １０１ メモリ １０２、１０２′ データ記憶部 １０３、１０３′ アドレス記憶部 １０４ 命令発行部 １０５、２０１、２０１′ アドレス比較部 １０６−１、２０２、２０２′ ミスカウンタ １０６−２、２０３、２０３′ ミス記憶部 １０７ ミスリクエスト送出制御部 ２０４ レジスタ
ク図である。 【図２】本発明の一実施例の詳細構成を示す図である。 【図３】本発明の一実施例の処理フローを示す図であ
る。 【符号の説明】 １００ マイクロプロセッサ １０１ メモリ １０２、１０２′ データ記憶部 １０３、１０３′ アドレス記憶部 １０４ 命令発行部 １０５、２０１、２０１′ アドレス比較部 １０６−１、２０２、２０２′ ミスカウンタ １０６−２、２０３、２０３′ ミス記憶部 １０７ ミスリクエスト送出制御部 ２０４ レジスタ
─────────────────────────────────────────────────────
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(56)参考文献 特開 平４−33143（ＪＰ，Ａ)
特開 平５−250264（ＪＰ，Ａ)
特開 平９−293019（ＪＰ，Ａ)
特開 平８−16466（ＪＰ，Ａ)
特開 平３−175545（ＪＰ，Ａ)
特開 昭58−83377（ＪＰ，Ａ)
特開 平９−274589（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 12/08 - 12/12
Claims (1)
- (57)【特許請求の範囲】 【請求項１】アクセスアドレス信号のブロック内アドレ
スでデータがアクセスされるデータ記憶部と、 アクセスアドレス信号のインデクスでアクセスされ、タ
グアドレスを格納するアドレス記憶部と、 前記アクセスアドレス信号のタグと、前記インデクスで
アクセスされた前記アドレス記憶部のタグとの一致を比
較しヒット／ミスを判定する比較部と、 前記比較部からのミス判定を受けてこれを計数する計数
手段と、 前記アドレス記憶部と同等のライン数を備え、前記計数
手段によるミス回数をキャッシュライン毎に保持するミ
ス記録部と、 を複数ウェイの各ウェイに備え、 前記比較部でミス判定時、前記ミス記録部により記憶さ
れたミスの回数が最も多いウェイのデータ記憶部のキャ
ッシュラインのデータを、メモリからリードして、置き
換えるように制御する手段を備え、 前記比較部でミス判定時、前記キャッシュラインのデー
タを置き換えた後、前記キャッシュラインデータの置き
換えを行ったウェイの前記計数手段はリセットされ、一
方、キャッシュラインデータの置き換えを行わない方の
ウェイの前記カウント手段はカウント値を１つカウント
アップする、ことを特徴とするキャッシュメモリ制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20914398A JP3503480B2 (ja) | 1998-07-24 | 1998-07-24 | キャッシュメモリ制御方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20914398A JP3503480B2 (ja) | 1998-07-24 | 1998-07-24 | キャッシュメモリ制御方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040030A JP2000040030A (ja) | 2000-02-08 |
| JP3503480B2 true JP3503480B2 (ja) | 2004-03-08 |
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ID=16568029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20914398A Expired - Fee Related JP3503480B2 (ja) | 1998-07-24 | 1998-07-24 | キャッシュメモリ制御方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3503480B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5167952B2 (ja) * | 2008-05-26 | 2013-03-21 | 富士通株式会社 | キャッシュメモリシステム |
-
1998
- 1998-07-24 JP JP20914398A patent/JP3503480B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000040030A (ja) | 2000-02-08 |
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