JPH0784879A - キャッシュメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】ライトミス発生時におけるバスのトランザクシ
ョンの減少を図る。 【構成】これから発生するＣＰＵの連続するメモリライ
トアクセスによりキャッシュ１１上の１ラインが全て書
き換えられることが予め分かっている場合に、ソフトウ
ェアの指定により、その連続アクセスの範囲の先頭アド
レスとサイズを判定条件として判定条件設定部１３に設
定する。ＣＰＵからメモリライトアクセスが要求される
と、ライトバックキャッシュ制御部１２はライト先に対
するヒット／ミスヒットの有無を判定し、判定部１４は
ライト先が判定条件設定部１３の示す判定条件の示すア
ドレス範囲に入っているか否かを判定する。ライトミス
シーケンサ１７は、制御部１２によりライトミスが通知
され、判定部１４により条件成立が通知されると、リー
ドシーケンサ１５を起動せずにライトシーケンサ１６を
起動して、キャッシュ１１のキャッシュライン上で要求
された書き込みを行わせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主メモリの一部の写
しが置かれるキャッシュでのライトミス発生時に好適な
ライトバック方式のキャッシュメモリ装置に関する。

【０００２】

【従来の技術】従来、主メモリの一部の写しが置かれる
キャッシュを備えたライトバック方式のキャッシュメモ
リ装置では、ＣＰＵからのライト要求に対してライトミ
スが発生した場合、ライトミスシーケンサにより次のよ
うなキャッシュ制御が行われるのが一般的であった。

【０００３】まず、ライトミスシーケンサによりリード
シーケンサが起動され、ライト要求先のデータを含む、
キャッシュ１ラインサイズ分の主メモリ上の該当データ
部分が、一旦キャッシュラインへ読み込まれる。

【０００４】次に、ライトミスシーケンサによりライト
シーケンサが起動され、そのキャッシュライン上で、ラ
イト要求先に対応した箇所のデータの変更（更新）が行
われる。

【０００５】このデータ変更後のキャッシュラインは、
ライトバックの対象となり、ＣＰＵの空き時間等を利用
して、主メモリにライトバックされる（書き戻され
る）。この結果、当該キャッシュラインのデータによ
り、主メモリ上の該当するデータ部分が全て置き換えら
れ、ＣＰＵからのライト要求に応じてキャッシュライン
上で行われたデータ更新結果が、その１ラインに対応す
る主メモリ上のデータ部分のうちの該当箇所（ＣＰＵか
らのライト要求先）に反映される。一方、他の箇所のラ
イトバック後の内容は元の内容に一致し、正しい状態に
維持される。

【０００６】

【発明が解決しようとする課題】上記したように、従来
は、キャッシュにおいてライトミスが発生した場合に
は、キャッシュ１ラインサイズ分の主メモリ上の該当す
るデータ部分を一旦キャッシュラインへ読み込んでか
ら、そのキャッシュライン上で、要求されたデータの変
更を行うのが一般的であった。

【０００７】このように、キャッシュ１ラインサイズ分
の主メモリデータ部分をキャッシュラインに読み込んで
要求されたデータの変更を行うのは、変更の対象となっ
ていなかった箇所の内容が、主メモリへのライトバック
により変更されないようにするためである。

【０００８】しかし、この従来方式では、ライトミスの
発生の都度、主メモリからキャッシュへのキャッシュ１
ライン分の読み込みが発生するため、ライトミスの発生
回数が多くなるとバスのトランザクションも増加し、性
能が低下するという問題があった。

【０００９】この発明は上記事情を考慮してなされたも
のでその目的は、キャッシュ上の１ラインが全て書き換
えられることが予め分かっている場合があり、このよう
な場合には、ライトミス発生に応じて主メモリから１ラ
イン分のデータを読み込まなくても、主メモリへのライ
トバックによる不都合は何ら生じないことに着目し、キ
ャッシュ上の１ラインが全て書き換えられることが予め
分かっている場合のライトミス発生時における、主メモ
リからの該当データ部分の読み込みを抑制することによ
り、バスのトランザクションの減少を図ることができる
キャッシュメモリ装置を提供することにある。

【００１０】

【課題を解決するための手段】この発明は、ライトバッ
ク方式のキャッシュメモリ装置において、主メモリの利
用装置からのメモリアクセス要求を受けて、その要求先
のデータがキャッシュに存在するか否かのヒット／ミス
ヒットの判定を行う他、主メモリに書き戻されていない
キャッシュ上の更新済みデータをキャッシュライン単位
で主メモリにライトバックするための制御を行うライト
バックキャッシュ制御手段と、主メモリからキャッシュ
への１キャッシュライン分のデータの読み込みを行うリ
ードシーケンサと、主メモリ利用装置により要求された
ライト動作をキャッシュのキャッシュライン上で行うラ
イトシーケンサと、ライトバック制御手段によるライト
ミス検出に応じて起動されるライトミスシーケンサであ
って、通常状態ではリードシーケンサを起動した後ライ
トシーケンサを起動し、キャッシュ上の１キャッシュラ
インが全て書き変わる連続ライト動作状態では、リード
シーケンサを起動せずにライトシーケンサを起動するラ
イトミスシーケンサとを備えたことを特徴とするもので
ある。

【００１１】また、この発明は、キャッシュ上の１キャ
ッシュラインが全て書き変わる連続ライト動作状態にあ
るか否かを判定し、その判定結果をライトミスシーケン
サに通知する判定手段を更に備えたことをも特徴とす
る。

【００１２】また、この発明は、連続ライト動作の対象
となるメモリ領域を上記判定手段が用いる判定条件とし
て設定するための判定条件設定手段を更に備え、主メモ
リ利用装置からのメモリライトアクセス要求時には、こ
の判定条件と要求アクセス先をもとに判定手段による上
記判定が行われるようにしたことをも特徴とする。

【００１３】

【作用】上記の構成において、これから発生する（ＣＰ
Ｕなどの）主メモリ利用装置の連続する主メモリライト
アクセスにより、キャッシュ上の１ラインが全て書き換
えられることが予め分かっているような場合には、ソフ
トウェアの指定により、例えば、そのライトアクセスの
先頭アドレスとその範囲を示すサイズからなる判定条件
が、判定条件設定手段に設定される。

【００１４】判定手段は、主メモリ利用装置からの主メ
モリライトアクセス要求があると、要求されたライトア
ドレスが判定条件設定手段に設定されている判定条件の
示すアドレス範囲内に入っているか否かを判定し、入っ
ている場合には、条件成立をライトミスシーケンサに通
知する。

【００１５】一方、ライトバックキャッシュ制御手段
は、主メモリ利用装置からの主メモリライトアクセス要
求があると、その要求されたライトアクセス先のデータ
がキャッシュに存在するか否か、即ちライト時のヒット
／ミスヒットの有無を調べ、その結果をライトミスシー
ケンサに通知する。

【００１６】ライトミスシーケンサは、ライトバックキ
ャッシュ制御手段からライトミスが通知されると、判定
手段から条件成立（を示す判定結果）が通知されている
か否かを調べる。もし、条件成立が通知されているなら
ば、ライトミスシーケンサは、判定手段によってリード
シーケンサを起動させないことが指示されているものと
判断し、従来のようにリードシーケンサを起動した後に
ライトシーケンサを起動するのではなく、リードシーケ
ンサを起動せずにライトシーケンサを起動する。

【００１７】このように、主メモリ利用装置からの主メ
モリライトアクセス要求が判定条件設定手段の示す条件
に合致している場合、即ちキャッシュ上の１ラインが全
て書き換えられる主メモリライトの場合には、リードシ
ーケンサによる主メモリからキャッシュへのデータ読み
込みが行われないことから、バスのトランザクションの
減少が図れる。

【００１８】しかも、主メモリからキャッシュへのデー
タ読み込みが行われなくても、連続するライトアクセス
によりキャッシュ上の１ラインが全て書き換えられるこ
とから、その後、ライトバックキャッシュ制御手段のラ
イトバック制御により、当該キャッシュラインのデータ
がキャッシュから主メモリにライトバックされても、何
ら問題はない。

【００１９】

【実施例】図１はこの発明の一実施例に係るライトバッ
ク方式のキャッシュメモリ装置の構成を示すブロック図
である。同図において、１はライトバック方式のキャッ
シュメモリ装置、２は主メモリ、３はキャッシュメモリ
装置１および主メモリ２が接続されている外部バスであ
る。

【００２０】キャッシュメモリ装置１は、キャッシュ１
１、ライトバックキャッシュ制御部１２、判定条件設定
部１３、判定部１４、リードシーケンサ１５、ライトシ
ーケンサ１６およびライトミスシーケンサ１７を有して
いる。

【００２１】キャッシュ１１は、主メモリ２の内容の一
部の写しを、ライン（ブロック）単位で格納するのに用
いられる。但し本実施例では、ライトバック方式を適用
しているため、キャッシュ１１のキャッシュラインの内
容が、常に主メモリ２の該当データ部分と同一であると
は限らない。この主メモリ２とは内容が異なるキャッシ
ュラインをダーティなキャッシュラインと呼び、主メモ
リ２へのライトバック（書き戻し）の対象となる。

【００２２】ライトバックキャッシュ制御部１２は、キ
ャッシュメモリ装置１全体の制御を司るもので、ＣＰＵ
（図示せず）からのメモリアクセス要求を受けて、その
要求先のデータがキャッシュ１１に存在するか否かのヒ
ット／ミスヒットの判定を行う他、主メモリ２に書き戻
されていないキャッシュ１１上の更新済みデータをキャ
ッシュライン単位で主メモリ２にライトバックするため
の制御、即ちダーティなキャラクタのデータを主メモリ
２に書き戻すための制御等を行う。このキャッシュ制御
のためのタグメモリ（ディレクトリメモリ）は省略され
ている。

【００２３】判定条件設定部１３は、ライトバックキャ
ッシュ制御部１２によりライトミスが検出された場合
に、ライト要求先のデータを含む、キャッシュ１ライン
サイズ分の主メモリ２上の該当データ部分をキャッシュ
１１に読み込む必要があるか否かの判定に用いられる条
件（判定条件）を設定するためのものである。この判定
条件は、ＣＰＵからの主メモリライトアクセスが連続し
て行われ、キャッシュ１１上の１ラインが全て書き換え
られることが予め分かっている場合にソフトウェアの指
定により設定されるもので、そのライトアクセスの先頭
アドレスとその範囲を示すサイズからなる。そこで、判
定条件設定部１３は、この判定条件の設定のために、上
記先頭アドレスが設定されるアドレスレジスタ１３１
と、サイズが設定されるサイズレジスタ１３２とで構成
されている。

【００２４】判定部１４は、ＣＰＵからの主メモリライ
トアクセス要求が判定条件設定部１３に設定されている
判定条件に合致するか否かを判定する。リードシーケン
サ１５は、主メモリ２からキャッシュ１１への１キャッ
シュライン分のデータの読み込みを行う。

【００２５】ライトシーケンサ１６は、キャッシュ１１
への書き込みを行う。ライトミスシーケンサ１７は、ラ
イトバックキャッシュ制御部１２によるライトミス判定
時の動作を制御するもので、判定部１４の判定結果をも
とに、リードシーケンサ１５を起動するか否かを決定す
る。

【００２６】次に、図１の構成の動作を図２のフローチ
ャートを参照して説明する。まず、これから発生するＣ
ＰＵの連続する主メモリライトアクセスにより、キャッ
シュ１１上の１ラインが全て書き換えられることが予め
分かっているものとする。

【００２７】このような場合には、ソフトウェアの指定
（に従うＣＰＵの動作）により、その連続アクセスの範
囲の先頭アドレスとサイズからなる情報が、ライトミス
時にキャッシュ１ラインサイズ分のデータを主メモリ２
からキャッシュ１１に読み込む必要があるか否かの判定
条件として、判定条件設定部１３に設定される。具体的
には、判定条件中の先頭アドレスが判定条件設定部１３
内のアドレスレジスタ１３１に、当該判定条件中のサイ
ズが判定条件設定部１３内のサイズレジスタ１３２に、
それぞれ設定される。

【００２８】このような判定条件設定が行われるのは、
例えばオペレーティングシステム（ＯＳ）のメモリ管理
における１ページのゼロクリアなどの場合やブロックコ
ピーの場合などである。

【００２９】さて、以上の判定条件設定動作の後、ＣＰ
Ｕから主メモリライトアクセスのためのアドレスとコン
トロール信号が出力されたものとする。このアドレスと
コントロール信号は、ライトバックキャッシュ制御部１
２および判定部１４に導かれる。

【００３０】ライトバックキャッシュ制御部１２は、Ｃ
ＰＵからのコントロール信号がライト要求を示している
場合、同ＣＰＵからのアドレスの指定するライトアクセ
ス先のデータがキャッシュ１１に格納されているか否
か、即ちライト時のヒット／ミスヒットの有無を調べ、
その結果をライトミスシーケンサ１７に通知する。ここ
でのライトバックキャッシュ制御部１２の動作は、従来
と同様である。

【００３１】一方、判定部１４は、ＣＰＵからのコント
ロール信号がライト要求を示している場合、同ＣＰＵか
らのアドレスが、判定条件設定部１３に設定されている
判定条件で示されるアドレス範囲、即ちアドレスレジス
タ１３１の示すアドレスから始まるサイズレジスタ１３
２の示すサイズ分のアドレス範囲内に入っているか否か
を判定する。

【００３２】判定部１４は、ＣＰＵからのアドレスが上
記アドレス範囲内に入っている場合に限り、即ちＣＰＵ
からのコントロール信号がライト要求を示し、且つＣＰ
Ｕからのアドレスが判定条件設定部１３の示す判定条件
に合致している場合に限り、ライトミスシーケンサ１７
に対して条件成立を通知する。

【００３３】ライトミスシーケンサ１７は、ライトバッ
クキャッシュ制御部１２からライトミスが通知される
と、以下に述べるように、図２のフローチャートに従う
処理を行う。

【００３４】まずライトミスシーケンサ１７は、判定部
１４から条件成立（を示す判定結果）が通知されている
か否かを調べる（ステップＳ１）。もし、条件成立が通
知されているならば、ライトミスシーケンサ１７は、判
定部１４によってリードシーケンサ１５を起動させない
ことが指示されているものと判断する。この場合、ライ
トミスシーケンサ１７は、従来のようにリードシーケン
サ１５を起動した後にライトシーケンサ１６を起動する
のではなく、リードシーケンサ１５を起動せずに、直ち
にライトシーケンサ１６を起動する（ステップＳ２）。

【００３５】即ちライトミスシーケンサ１７は、ライト
要求先のデータを含む、キャッシュ１ラインサイズ分の
主メモリ２上の該当データ部分を読み込むことなく、ラ
イトシーケンサ１６を起動して、キャッシュ１１の１キ
ャッシュライン上のライト要求先に対応する位置のデー
タを、ＣＰＵからのライトデータに書き換えさせる。

【００３６】この場合、リードシーケンサ１５による主
メモリ２からキャッシュ１１へのデータ読み込みが行わ
れないことから、外部バス３のトランザクションが減少
する。

【００３７】ここで、書き換えの対象となるキャッシュ
１１上のキャッシュライン（を示すラインアドレス）
は、ライトバックキャッシュ制御部１２により決定され
る。もし、この決定されたキャッシュラインの内容が主
メモリ２へのライトバックの対象となっている場合に
は、同ラインのデータをライトバックキャッシュ制御部
１２が主メモリ２に書き戻した後、上記の書き換えが行
われる。

【００３８】これに対し、判定部１４から条件不成立が
通知されている場合には、ライトミスシーケンサ１７
は、従来のように、まずリードシーケンサ１５を起動し
て（ステップＳ３）、ライト要求先のデータを含む、キ
ャッシュ１ラインサイズ分の主メモリ２上の該当データ
部分をキャッシュ１１に読み込ませた後、ライトシーケ
ンサ１６を起動する（ステップＳ４）。

【００３９】なお、ライトバックキャッシュ制御部１２
でライトヒットが検出された場合には、ライトシーケン
サ１６が起動されて、ヒットしたキャッシュ１１のキャ
ッシュライン上のライト要求先に対応する位置のデータ
が、ＣＰＵからのライトデータに書き換えられる。

【００４０】以上のように、本実施例によれば、ＣＰＵ
からの連続する主メモリライトアクセスの要求先が、判
定条件設定部１３に設定されている判定条件の示すアド
レス範囲内に入っている限りは、ライトミスが発生した
としてもリードシーケンサ１５は起動されず、このため
主メモリ２からキャッシュ１１への該当する１ライン分
の読み込みは行われず、ライトシーケンサ１６によって
単にキャッシュ１１のキャッシュライン上でのデータ書
き換えが行われるだけである。

【００４１】このキャッシュ１１の当該キャッシュライ
ンは、上記の主メモリライトアクセスが連続して行われ
ると、全てＣＰＵからのライトデータに書き換えられ
る。したがって、その後、ライトバックキャッシュ制御
部１２のライトバック制御により、当該キャッシュライ
ンのデータをキャッシュ１１から主メモリ２にライトバ
ックすると、主メモリ２上の該当するデータ部分を全て
ＣＰＵからのライトデータに正しく書き換えたことにな
る。

【００４２】即ち、ＣＰＵからの連続する主メモリライ
トアクセスの要求先が、判定条件設定部１３に設定され
ている判定条件の示すアドレス範囲内に入っている場合
には、ライトミス発生時にリードシーケンサ１５を起動
しないで（ライトシーケンサ１６による）キャッシュ１
１上でのデータ書き換えを行ったとしても、連続アクセ
スの後のライトバックにより、主メモリ２上の該当する
データ部分は全て正しいデータに書き換えられる。

【００４３】なお、前記実施例では、ＣＰＵからの主メ
モリライトアクセスが連続して行われ、キャッシュ１１
上の１ラインが全て書き換えられることが予め分かって
いる場合に、そのライトアクセスの先頭アドレスとその
範囲を示すサイズが判定条件として用いられる場合につ
いて説明したが、これに限るものではない。

【００４４】例えば、ページング方式を適用するシステ
ムにあっては、ページと主メモリ（２）上のメモリ領域
との対応関係を示すページテーブルの各エントリに、対
応ページへのアクセスが連続して行われるか否かを示す
フラグビットを設け、ＯＳのメモリ管理における当該ペ
ージのゼロクリアなどの場合には、対応するページテー
ブル内エントリのフラグヒットをオンするようにしても
構わない。この方式では、当該ページを対象とする主メ
モリライトアクセスの期間中は、判定部１４からライト
ミスシーケンサ１７に対して条件成立を通知するように
すればよい。

【００４５】

【発明の効果】以上詳述したようにこの発明によれば、
キャッシュ上の１ラインが全て書き換えられる連続ライ
ト動作状態における、主メモリ利用装置からの主メモリ
ライトアクセス要求を判定し、この条件に合致する要求
に対しては、ライトミス検出時であってもリードシーケ
ンサを動作させずに直ちにライトシーケンサを動作させ
ることにより、主メモリからキャッシュラインへの該当
データ部分の読み込みを行わずに、当該キャッシュライ
ン上での書き込みを行わせる構成としたので、バスのト
ランザクションを減少して、性能向上を図ることができ
る。しかも、主メモリからキャッシュへのデータ読み込
みが行われなくても、連続するライトアクセスによりキ
ャッシュ上の１ラインが全て書き換えられることから、
その後、ライトバックキャッシュ制御手段のライトバッ
ク制御により、当該キャッシュラインのデータがキャッ
シュから主メモリにライトバックされても、何ら問題は
ない。

【図面の簡単な説明】

【図１】この発明の一実施例に係るライトバック方式の
キャッシュメモリ装置の構成を示すブロック図。

【図２】同実施例におけるライトミス発生時のライトミ
スシーケンサ１７の動作を説明するためのフローチャー
ト。

【符号の説明】

１…キャッシュメモリ装置、２…主メモリ、３…外部バ
ス、１１…キャッシュ、１２…ライトバックキャッシュ
制御部、１３…判定条件設定部、１４…判定部、１５…
リードシーケンサ、１６…ライトシーケンサ、１７…ラ
イトミスシーケンサ、１３１…アドレスレジスタ、１３
２…サイズレジスタ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】主メモリの内容の一部の写しをライン単位
   で格納するためのキャッシュを備えたライトバック方式
   のキャッシュメモリ装置において、 前記主メモリの利用装置からのメモリアクセス要求を受
   けて、その要求先のデータが前記キャッシュに存在する
   か否かのヒット／ミスヒットの判定を行う他、前記主メ
   モリに書き戻されていないキャッシュ上の更新済みデー
   タをキャッシュライン単位で前記主メモリにライトバッ
   クするための制御を行うライトバックキャッシュ制御手
   段と、 前記主メモリからキャッシュへの１キャッシュライン分
   のデータの読み込みを行うリードシーケンサと、 前記利用装置により要求されたライト動作を前記キャッ
   シュのキャッシュライン上で行うライトシーケンサと、 前記ライトバック制御手段によるライトミス検出に応じ
   て起動されるライトミスシーケンサであって、通常状態
   では前記リードシーケンサを起動した後前記ライトシー
   ケンサを起動し、前記キャッシュ上の１キャッシュライ
   ンが全て書き変わる連続ライト動作状態では、前記リー
   ドシーケンサを起動せずに前記ライトシーケンサを起動
   するライトミスシーケンサとを具備することを特徴とす
   るキャッシュメモリ装置。
2. 【請求項２】前記キャッシュ上の１キャッシュラインが
   全て書き変わる連続ライト動作状態にあるか否かを判定
   し、その判定結果を前記ライトミスシーケンサに通知す
   る判定手段を更に具備することを特徴とする請求項１記
   載のキャッシュメモリ装置。
3. 【請求項３】前記連続ライト動作の対象となるメモリ領
   域を前記判定手段による上記判定に用いられる判定条件
   として設定するための判定条件設定手段を更に具備し、
   前記判定手段は、前記利用装置からライト指定のメモリ
   アクセスが要求された場合には、前記判定条件設定手段
   に設定されている判定条件と要求アクセス先をもとに上
   記判定を行うことを特徴とする請求項２記載のキャッシ
   ュメモリ装置。
4. 【請求項４】前記判定条件設定手段への前記判定条件の
   設定がソフトウェア処理により行われることを特徴とす
   る請求項３記載のキャッシュメモリ装置。