JPH06110780A - バッファ記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 主記憶部の連続した領域にアクセスするとき
にバッファ記憶装置を効果的に使い、かつキャッシュミ
スによる待ち時間を少なくする。 【構成】 バッファ記憶装置１は、アドレスラッチ１２
に格納された入出力装置からの要求アドレスとディレク
トリメモリ１４の記憶内容を比較器１３にて比較し、要
求されたデータがデータ格納メモリ１９内にある場合に
はそのデータを入出力装置へ転送する。バッファ記憶装
置１は、比較器２１によって、転送するデータがデータ
格納メモリ１９のブロック内の最後のデータであること
を検出すると、データを転送すると同時に、最後のデー
タの次のアドレスのデータを主記憶装置から読み出して
データ格納メモリ１９に格納しておく。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶装置のデータの
写しを記憶するバッファ記憶装置に係わり、特に入出力
装置と主記憶装置との間のバッファ記憶装置に関する。

【０００２】

【従来の技術】従来、入出力装置と主記憶装置との間の
バッファ記憶装置としては、ファーストイン・ファース
トアウト（ＦＩＦＯ）メモリがあった。バッファ記憶装
置は、入出力装置のメモリエリアへの連続アクセスに対
してブロックサイズ分のＦＩＦＯとして動作する。

【０００３】ところで、このようなバッファ記憶装置
を、データ転送動作が低速の入出力装置（以下、低速装
置という。）とデータ転送動作が高速の入出力装置（以
下、高速装置という。）が利用する場合がある。この場
合において、低速装置と高速装置が同時に動作した場
合、低速装置のために主記憶装置から読み出されてバッ
ファ記憶装置内のメモリに蓄えられているデータが、全
て低速装置に転送される前に、高速装置のために主記憶
装置から読み出されたデータに置き換えられてしまうこ
とがある。このため、用意されたバッファ記憶装置が十
分に働かないという不具合が発生した。

【０００４】そこで、特開平２−１１２０３９号公報に
は、要求アドレスに応じて転送するデータがバッファ記
憶装置のデータ格納メモリのブロック内の最後のデータ
のときに、データを転送すると同時に、当該ブロックを
指しているディレクトリ内の無効ビットをセットするこ
とにより、低速装置用のデータがバッファ記憶装置から
追い出される頻度を減少する技術が示されている。

【０００５】ここで、前記公報に示される従来のバッフ
ァ記憶装置の動作について、図７および図８を参照して
説明する。なお、以下の説明では、システムバスに中央
処理装置（以下、ＣＰＵと記す。）と主記憶装置が接続
され、入出力バス（以下、Ｉ／Ｏバスと記す。）に入出
力装置が接続され、システムバスとＩ／Ｏバスとの間に
バッファ記憶装置が設けられたシステムを想定してい
る。

【０００６】図７は、入出力装置がバッファ記憶装置を
介して主記憶装置からデータを読み込むときの従来のバ
ッファ記憶装置の動作を示すフローチャートである。こ
の動作では、まずステップ（以下、Ｓと記す。）１２１
で、入出力装置から要求されたデータがバッファ記憶装
置内にキャッシュされているか否かを判断し、キャッシ
ュされている場合（“Ｙ”）は、Ｓ１２３でそのデータ
を入出力装置へ転送する。一方、データがキャッシュさ
れていない場合（“Ｎ”）は、Ｓ１２２で主記憶装置か
らデータを読み込み、Ｓ１２３でそのデータを入出力装
置へ転送する。次に、Ｓ１２４で、最後のデータを転送
したか否かを判断し、転送していなければ（“Ｎ”）、
Ｓ１２１へ戻り、転送していれば（“Ｙ”）、Ｓ１２５
で、有効ビットをクリア、すなわち無効ビットをセット
して終了する。

【０００７】

【発明が解決しようとする課題】ところで、プリンタの
ような入出力装置では主記憶装置から読み出したデータ
を再び読み込むことはまれであり、このような場合に
は、前記公報に示されるようにバッファ記憶装置のキャ
ッシュを無効化するのは有効である。

【０００８】しかしながら、プリンタのような入出力装
置では、主記憶装置の連続した領域を読み込むため、バ
ッファ記憶装置内にキャッシュされているブロックサイ
ズ分のデータを転送してしまうと、次のアクセスでは必
ずキャッシュミスが発生してしまうという問題点があ
る。

【０００９】図８は、入出力装置が主記憶装置からバッ
ファ記憶装置内のデータブロック分のデータを連続して
読み込むときの従来の動作を示すタイミングチャートで
ある。この動作では、まず（ａ）に示すようにＩ／Ｏバ
スを介して入出力装置からバッファ記憶装置に対してデ
ータ転送要求があり、要求されたデータがバッファ記憶
装置内にキャッシュされていればそのデータを入出力装
置へ転送するが、キャッシュされていなければ、
（ｃ）、（ｄ）に示すようにシステムバスを介して主記
憶装置からデータを読み込み、そのデータを（ｂ）に示
すようにＩ／Ｏバスを介して入出力装置に転送する。こ
の図に示すように、従来は、バッファ記憶装置内にキャ
ッシュされているブロックサイズ分のデータを転送して
しまうと、次のアクセスでは必ずキャッシュミスが発生
するので、バッファ記憶装置は、入出力装置からのデー
タ転送要求後、主記憶装置にアクセスしてデータを読み
込み、入出力装置を転送するという動作を行う。従っ
て、入出力装置がデータを要求してから受け取るまでの
時間が長くなる。なお、図８（ａ）、（ｃ）においてロ
ウの期間がバス占有期間である。

【００１０】そこで本発明の目的は、主記憶部の連続し
た領域にアクセスするときに効果的に使うことができ、
かつキャッシュミスによる待ち時間を少なくすることの
できるバッファ記憶装置を提供することにある。

【００１１】

【課題を解決するための手段】請求項１記載の発明のバ
ッファ記憶装置は、主記憶部のデータの写しをブロック
単位で格納するデータ格納メモリと、このデータ格納メ
モリに格納されたデータに対応する主記憶部のアドレス
の少なくとも一部を格納するディレクトリメモリと、デ
ータ要求装置からの要求アドレスとディレクトリメモリ
に格納されたアドレスとを比較する比較手段と、この比
較手段による比較の結果、両アドレスが一致する場合に
は要求アドレスに対応するデータをデータ格納メモリよ
りデータ要求装置へ転送し、両アドレスが一致しない場
合には要求アドレスに対応するデータを主記憶部から読
み出してデータ格納メモリに格納すると共にデータ要求
装置へ転送し、そのデータに対応するアドレスでディレ
クトリメモリの内容を置き換える転送制御手段と、要求
アドレスに応じてデータ要求装置へ転送するデータがデ
ータ格納メモリにおけるブロック内の最後のデータであ
ることを検出する検出手段と、この検出手段によってブ
ロック内の最後のデータであることが検出されたとき
に、次のアドレスのデータを主記憶部から読み出してデ
ータ格納メモリに格納する先読み手段とを備えたもので
ある。

【００１２】このバッファ記憶装置では、検出手段によ
って、要求アドレスに応じてデータ要求装置へ転送する
データがデータ格納メモリにおけるブロック内の最後の
データであることが検出されると、先読み手段によっ
て、次のアドレスのデータが主記憶部から読み出されデ
ータ格納メモリに格納される。

【００１３】請求項２記載の発明のバッファ記憶装置
は、請求項１記載の発明において更に、先読み手段によ
って次のアドレスのデータを主記憶部から読み出すか否
かを設定する設定手段を備え、データの先読みを有効に
するか否かを任意に設定できるようにしたものである。

【００１４】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１ないし図５は本発明の第１実施例に係
るものである。

【００１５】図１は本実施例のバッファ記憶装置が適用
される情報処理システムの概略の構成を示すブロック図
である。このシステムでは、システムバス５にＣＰＵ２
および主記憶装置３が接続され、Ｉ／Ｏバス５に入出力
装置４が接続され、システムバス５とＩ／Ｏバス６との
間に本実施例のバッファ記憶装置１が設けられている。

【００１６】ここで、本実施例の特徴を簡単に説明す
る。図１に示すシステムでは、入出力装置４が主記憶装
置３のデータを読み出すときには、入出力装置４がＩ／
Ｏバス６に対してデータ要求を出す。このデータ要求を
受け取ったバッファ記憶装置１は、自装置内にデータが
キャッシュされているか否かを調べ、キャッシュされて
いれば自装置内のデータを入出力装置４へ転送する。し
かし、バッファ記憶装置１内にデータがキャッシュされ
ていないときには、バッファ記憶装置１がシステムバッ
ファ５上の主記憶装置３にデータ要求を行う。このデー
タ要求に応じて、主記憶装置３はバッファ記憶装置１に
データを転送し、更にバッファ記憶装置１は主記憶装置
３からのデータを入出力装置４へ転送する。このとき、
バッファ記憶装置１内のキャッシュは更新される。

【００１７】本実施例のバッファ記憶装置１では、自装
置内に入出力装置４が要求したデータが存在するときに
入出力装置４の要求アドレスを調べ、この要求アドレス
がキャッシュのブロックの最後のデータを指していると
きに、この要求アドレスに対応するデータを入出力装置
４へ転送すると共に、要求アドレスの次のアドレスのデ
ータを主記憶装置３から読み出す。このようにして、本
実施例では、入出力装置４が主記憶装置３の連続した領
域を読み込むときに、バッファ記憶装置１が主記憶装置
３に対してデータの先読みを行うので、入出力装置４か
ら要求されたデータを高速に転送することができる。

【００１８】図２は本実施例のバッファ記憶装置１の構
成を示すブロック図である。このバッファ記憶装置１
は、システムバス５とのインターフェースをとるシステ
ムバスインターフェース１０と、Ｉ／Ｏバス６とのイン
ターフェースをとるＩ／Ｏバスインターフェース１１
と、このＩ／Ｏバスインターフェース１１に接続された
アドレスラッチ１２およびデータラッチ２０と、システ
ムバスインターフェース１０に接続されたディレクトリ
メモリ１４、有効ビットメモリ１５、先読みビットメモ
リ１６およびデータラッチ１７とを備えている。バッフ
ァ記憶装置１は、更に、データラッチ１７とデータラッ
チ２０の間に設けられたデータ格納メモリ１９と、アド
レスラッチ１２に格納されたアドレスとディレクトリメ
モリ１４に格納されたアドレスとを比較する比較器１３
および比較器２１と、バッファ記憶装置１全体の動作を
制御するバッファ記憶制御部１８とを備えている。

【００１９】アドレスラッチ１２は入出力装置４からの
要求アドレスを格納するものである。データ格納メモリ
１９は主記憶装置３のデータの写しをブロック単位で格
納するものである。ディレクトリメモリ１４はデータ格
納メモリ１９に格納されたデータに対応する主記憶装置
３のアドレスの少なくとも一部を格納するものである。
データラッチ１７、２０は、それぞれ、データ格納メモ
リ１９とシステムバスインターフェース１０の間、デー
タ格納メモリ１９とＩ／Ｏバスインターフェース１１の
間で転送するデータを一時的に格納するものである。

【００２０】比較器１３は、入出力装置４から要求され
たアドレスのデータがバッファ記憶装置１内にあるか否
かを判定するために、ディレクトリメモリ１４から読み
出されたアドレス情報とアドレスラッチ１２に格納され
ているアドレスとを比較するものである。一方、比較器
２１は、アドレスラッチ１２に格納されているアドレス
とディレクトリメモリ１４から読み出されたアドレス情
報から分かるデータ格納メモリ１９内のデータブロック
の最後のアドレスとを比較するものである。

【００２１】有効ビットメモリ１５はデータ格納メモリ
１９内のブロックデータを有効とするか否かを示す有効
ビットを格納するものである。また、先読みビットメモ
リ１６はデータの先読みを行うか否かを示す先読みビッ
トを格納するものである。なお、有効ビットと先読みビ
ットは、ディレクトリメモリ１４内のアドレス情報に対
応付けられて格納されている。

【００２２】バッファ記憶制御部１８は、システムバス
インターフェース１０、Ｉ／Ｏバスインターフェース１
１、データ格納メモリ１９、ディレクトリメモリ１４、
有効ビットメモリ１５、先読みビットメモリ１６および
比較器１３、２１に接続されている。本実施例におい
て、バッファ記憶制御部１８は、比較器１３の両入力が
一致する場合には要求アドレスに対応するデータをデー
タ格納メモリ１９より入出力装置４へ転送し、両入力が
一致しない場合には要求アドレスに対応するデータを主
記憶装置３から読み出してデータ格納メモリ１９に格納
すると共にデータ入出力装置４へ転送し、そのデータに
対応するアドレスでディレクトリメモリ１４の内容を置
き換える転送制御機能と、要求アドレスに応じて入出力
装置４へ転送するデータがデータ格納メモリ１９におけ
るブロック内の最後のデータであることが比較器２１に
よって検出されると、次のアドレスのデータを主記憶装
置３から読み出してデータ格納メモリ１９に格納する先
読み機能とを有している。これらの機能は、例えばマイ
クロプロセッサによって、後で説明する図３、図４に示
す動作を実行することによって実現される。

【００２３】次に、図３ないし図５を参照して本実施例
の動作について説明する。

【００２４】図３は本実施例において、入出力装置４が
バッファ記憶装置１を介して主記憶装置３からデータを
読み込むときのバッファ記憶装置１の動作を示すフロー
チャートである。この動作では、まずＳ１０１で、入出
力装置４から要求されたデータがバッファ記憶装置１内
にキャッシュされているか否かを判断する。ここでは、
まずバッファ記憶装置１は入出力装置４からの要求アド
レスをアドレスラッチ１２に格納する。次に、入出力装
置４から要求されたアドレスのデータがバッファ記憶装
置１内にあるか否かを判定するために、ディレクトリメ
モリ１４から読み出されたアドレス情報とアドレスラッ
チ１２にラッチされているアドレスとが比較器１３によ
って比較される。比較器１３は、両アドレスが一致した
ら一致信号５０によってその旨をバッファ記憶制御部１
８に伝える。

【００２５】バッファ記憶制御部１８は、比較器１３か
らの一致信号５０を入力し、かつ有効ビットメモリ１５
を参照して要求アドレスに対応する有効ビットがオンに
なっている場合には、Ｓ１０１においてキャッシュされ
ている（“Ｙ”）と判断する。この場合は、Ｓ１０３
で、バッファ記憶制御部１８は、データ格納メモリ１９
からデータを読み出す。読み出されたデータは、データ
ラッチ２０、Ｉ／Ｏバスインターフェース１１を経て入
出力装置４へ転送される。

【００２６】一方、比較器１３の両入力が一致しないと
き（一致信号５０が出力されないとき）、または一致し
ても有効ビットがオフのときは、バッファ記憶制御部１
８は、Ｓ１０１においてキャッシュされていない
（“Ｎ”）と判断する。この場合は、Ｓ１０２で、バッ
ファ記憶制御部１８は、アドレスラッチ１２にラッチさ
れているアドレスに対応するデータを主記憶装置３から
読み出す。バッファ記憶制御部１８は、読み出されたデ
ータをデータ格納メモリ１９内のデータブロックに書き
込み、その後、このデータブロックのブロックアドレス
として、アドレスラッチ１２にラッチされているアドレ
ス情報をディレクトリメモリ１４に書き込み、更に、該
当するブロックアドレスに対応する有効ビットメモリ１
５内の有効ビットをオンにする。その後、Ｓ１０３で、
データ格納メモリ１９から入出力装置４へデータが転送
される。

【００２７】Ｓ１０３の後、Ｓ１０４で、バッファ記憶
制御部１８は、データ格納メモリ１９におけるデータブ
ロック内の最後のデータを入出力装置４に対して転送し
たか否かを判断する。最後のデータを転送していない場
合（“Ｎ”）はＳ１０１へ戻り、転送していれば
（“Ｙ”）、入出力装置４へのデータ転送動作を終了す
る。本実施例では、Ｓ１０４で最後のデータを転送し、
かつ最後のデータに対応するアドレスに対して先読みビ
ットがオンになっているときには、Ｓ１０５で次のアド
レスのデータを主記憶装置３から先読みするという処理
を並行して行う。具体的には、アドレスラッチ１２にラ
ッチされたアドレスと、ディレクトリメモリ１４から読
み出されたアドレス情報から分かるデータ格納メモリ１
９内のデータブロックの最後のアドレスとが、比較器２
１で比較される。比較器２１は、両アドレスが一致し、
かつ先読みビットメモリ１６内の該当する先読みビット
がオンのとき、一致信号５１によって、先読みを行うこ
とをバッファ記憶制御部１８に伝える。バッファ記憶制
御部１８は一致信号５１を入力するとＳ１０５の先読み
処理を行う。

【００２８】図４はＳ１０５の先読み処理を示すフロー
チャートである。この先読み処理では、まずＳ１１１
で、バッファ記憶制御部１８は、データ格納メモリ１９
内のデータブロックの最後のアドレスの次のアドレス
（具体的には、ディレクトリメモリ１４内のアドレスに
データブロックサイズを加えたアドレス）のデータをシ
ステムバスインターフェース１０に要求し、システムバ
スインターフェース１０は上記アドレスのデータを主記
憶装置３から読み出す。バッファ記憶制御部１８は、読
み出された上記データをデータ格納メモリ１９内のデー
タブロックに書き込み、その後ディレクトリメモリ１４
内のアドレスを更新する。Ｓ１１２で、主記憶装置３か
らバッファ記憶装置１へのデータ転送が全て終了したか
否かを判断し、終了していなければ（“Ｎ”）Ｓ１１１
を繰り返す。データ転送が終了すれば（“Ｙ”）、先読
み処理を終了する。

【００２９】なお、前述のように、入出力装置４から要
求されるアドレスに対してバッファ記憶装置１がデータ
の先読みをするか否かは、入出力装置４から要求される
アドレスに対応する先読みビットがオンになっているか
否かで決まる。この先読みビットの設定はＣＰＵ２によ
って以下のように行われる。すなわち、ＣＰＵ２は、入
出力装置４へのデータ転送処理の前に、バッファ記憶装
置１内のディレクトリメモリ１４に入出力装置４が要求
するアドレスを設定し、そのアドレスに対応する有効ビ
ットメモリ１５の有効ビットをオフにし、そのアドレス
に対応する先読みビットメモリ１６の先読みビットをオ
ンにすることにより、データの先読みを有効とすること
ができる。その後、そのアドレスが入出力装置４によっ
てアクセスされると、主記憶装置３からバッファ記憶装
置１へデータがキャッシュされ、有効ビットがオンとな
る。なお、上述の先読みビットの設定は、ＣＰＵ２に限
らず、ＣＰＵによってプログラムされてバッファ記憶装
置１を介してデータを読み込もうとする装置によっても
設定することができる。

【００３０】図５は、入出力装置４が主記憶装置３から
本実施例のバッファ記憶装置１内のデータブロック分の
データを連続して読み込むときの動作を示すタイミング
チャートである。この動作では、まず（ａ）に示すよう
にＩ／Ｏバス６を介して入出力装置４からバッファ記憶
装置１に対してデータ転送要求があり、要求されたデー
タがバッファ記憶装置１内にキャッシュされていればそ
のデータを入出力装置４へ転送するが、キャッシュされ
ていなければ、（ｃ）、（ｄ）に示すようにシステムバ
ス５を介して主記憶装置３からデータを読み込み、その
データを（ｂ）に示すようにＩ／Ｏバス６を介して入出
力装置４に転送する。図５は、各ブロック分のデータ転
送後に全て先読みを行う例を示しているが、このように
先読みが実行される場合、入出力装置４の最初のアクセ
スおよび２回目以降のアクセスの終わりに、バッファ記
憶装置１が主記憶装置３に対してデータの先読みを行う
ので、図８に示す従来の動作に比べて、２回目以降の入
出力装置４のアクセス時間が短くなる。なお、図５
（ａ）、（ｃ）においてロウの期間がバス占有期間であ
る。

【００３１】図６は本発明の第２実施例のバッファ記憶
装置１の構成を示すブロック図である。本実施例は、第
１実施例における先読みビットメモリ１６の代わりに、
先読み開始アドレスと先読み終了アドレスを保持するた
めの先読み開始アドレスレジスタ２２と先読み終了アド
レスレジスタ２３とを設け、第１実施例における比較器
２１の代わりに比較器２４を設けたものである。

【００３２】本実施例における基本的な動作は第１実施
例と同様であるが、ディレクトリメモリ１４の先読みを
するアドレスを設定し、先読みビットをオンする代わり
に、ＣＰＵ２が先読みするアドレスの範囲の開始アドレ
スと終了アドレスとを、先読み開始アドレスレジスタ２
２と先読み終了アドレスレジスタ２３とに設定する点が
異なっている。比較器２４は、アドレスラッチ１２にラ
ッチされたアドレスとデータブロック内の最後のアドレ
スが一致し、かつ、そのアドレスが先読み開始アドレス
レジスタ２２の内容と先読み終了アドレスレジスタ２３
の内容の間にあるとき、一致信号５２によって先読みを
行うことをバッファ記憶制御部１８に伝える。そして、
バッファ記憶制御部１８はデータブロックの最後のアド
レスの次のアドレス（具体的には、ディレクトリメモリ
１４内のアドレスにデータブロックサイズを加えたアド
レス）のデータをシステムバスインターフェース１０に
要求し、システムバスインターフェース１０は上記アド
レスのデータを主記憶装置３から読み出す。バッファ記
憶制御部１８は、読み出された上記データをデータ格納
メモリ１９内のデータブロックに書き込み、その後ディ
レクトリメモリ１４内のアドレスを更新する。

【００３３】その他の構成、作用および効果は、第１実
施例と同様である。

【００３４】

【発明の効果】以上説明したように請求項１記載の発明
によれば、バッファ記憶装置を介して主記憶部の連続し
た領域のデータを読み込むときに、データを要求した装
置に対してバッファ記憶装置がデータを転送している間
に、バッファ記憶装置自身が主記憶部からデータを先読
みすることができるので、バッファ記憶装置を効果的に
使うことができ、かつキャッシュミスによる待ち時間を
少なくすることができデータ転送速度の向上を図ること
ができるという効果がある。

【００３５】また、請求項２記載の発明によれば、先読
み手段によって次のアドレスのデータを主記憶部から読
み出すか否かを設定する設定手段を設けたので、上記効
果に加え、データの先読みを有効にするか否かを任意に
設定することができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の第１実施例のバッファ記憶装置が適
用される情報処理システムの概略の構成を示すブロック
図である。

【図２】 第１実施例のバッファ記憶装置の構成を示す
ブロック図である。

【図３】 第１実施例のバッファ記憶装置の動作を示す
フローチャートである。

【図４】 第１実施例における先読み処理を示すフロー
チャートである。

【図５】 第１実施例の動作を示すタイミングチャート
である。

【図６】 本発明の第２実施例のバッファ記憶装置の構
成を示すブロック図である。

【図７】 従来のバッファ記憶装置の動作を示すフロー
チャートである。

【図８】 従来のバッファ記憶装置の動作を示すタイミ
ングチャートである。

【符号の説明】

１…バッファ記憶装置、１２…アドレスラッチ、１３…
比較器、１４…ディレクトリメモリ、１６…先読みビッ
トメモリ、１８…バッファ記憶制御部、１９…データ格
納メモリ、２１…比較器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主記憶部のデータの写しをブロック単位
   で格納するデータ格納メモリと、 このデータ格納メモリに格納されたデータに対応する主
   記憶部のアドレスの少なくとも一部を格納するディレク
   トリメモリと、 データ要求装置からの要求アドレスと前記ディレクトリ
   メモリに格納されたアドレスとを比較する比較手段と、 この比較手段による比較の結果、両アドレスが一致する
   場合には要求アドレスに対応するデータを前記データ格
   納メモリよりデータ要求装置へ転送し、両アドレスが一
   致しない場合には要求アドレスに対応するデータを主記
   憶部から読み出して前記データ格納メモリに格納すると
   共にデータ要求装置へ転送し、そのデータに対応するア
   ドレスで前記ディレクトリメモリの内容を置き換える転
   送制御手段と、 要求アドレスに応じてデータ要求装置へ転送するデータ
   が前記データ格納メモリにおけるブロック内の最後のデ
   ータであることを検出する検出手段と、 この検出手段によってブロック内の最後のデータである
   ことが検出されたときに、次のアドレスのデータを主記
   憶部から読み出して前記データ格納メモリに格納する先
   読み手段とを具備することを特徴とするバッファ記憶装
   置。
2. 【請求項２】 主記憶部のデータの写しをブロック単位
   で格納するデータ格納メモリと、 このデータ格納メモリに格納されたデータに対応する主
   記憶部のアドレスの少なくとも一部を格納するディレク
   トリメモリと、 データ要求装置からの要求アドレスと前記ディレクトリ
   メモリに格納されたアドレスとを比較する比較手段と、 この比較手段による比較の結果、両アドレスが一致する
   場合には要求アドレスに対応するデータを前記データ格
   納メモリよりデータ要求装置へ転送し、両アドレスが一
   致しない場合には要求アドレスに対応するデータを主記
   憶部から読み出して前記データ格納メモリに格納すると
   共にデータ要求装置へ転送し、そのデータに対応するア
   ドレスで前記ディレクトリメモリの内容を置き換える転
   送制御手段と、 要求アドレスに応じてデータ要求装置へ転送するデータ
   が前記データ格納メモリにおけるブロック内の最後のデ
   ータであることを検出する検出手段と、 この検出手段によってブロック内の最後のデータである
   ことが検出されたときに、次のアドレスのデータを主記
   憶部から読み出して前記データ格納メモリに格納する先
   読み手段と、 この先読み手段によって次のアドレスのデータを主記憶
   部から読み出すか否かを設定する設定手段とを具備する
   ことを特徴とするバッファ記憶装置。