JPH113288A - キャッシュメモリ装置およびキャッシュメモリの障害制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 各プロセッサがキャッシュメモリを共有する
マルチプロセッサシステムにおいて、キャッシュメモリ
の障害発生時、主記憶への書き戻しが必要なキャッシュ
上のデータを復元できない場合にシステム停止となる。 【解決手段】 キャッシュのデータブロック毎に書き込
みを行ったプロセッサ番号を保持するプロセッサ番号エ
リア１０とデータの更新参照状態を示す状態フラグ１２
を備え、共有キャッシュ障害時に状態フラグ１２の値に
より主記憶に追い出す必要のあったデータを有するデー
タブロックを特定し、対応するプロセッサ番号をプロセ
ッサ番号エリア１０から取得し、キャッシュメモリ障害
の影響を受けたと判別したプロセッサにデータ書き込み
エラーの信号を送出することを共有キャッシュ障害処理
機構により行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共有するキャッシ
ュメモリを備えた複数のプロセッサから構成されるマル
チプロセッサシステムにおける、障害処理機構を有する
キャッシュメモリ装置及びキャッシュメモリの障害制御
方法に関する。

【０００２】

【従来の技術】従来、この種のキャッシュメモリ障害制
御方式は、書き込み動作時のライトデータのパリティエ
ラーチェックや障害発生後のキャッシュメモリ内容の主
記憶への吐き出しにより、キャッシュメモリ障害による
主記憶内容不正防止を図り、キャッシュメモリ障害時の
システム停止の可能性を低減しシステムの信頼性向上を
目的として用いられている。

【０００３】たとえば、特開平８−２８６９７７号公報
に示されるように、ライトデータのパリティエラー検出
時エラーをプロセッサに通知し、該当データを２ビット
エラーの形でキャッシュメモリに登録しプロセッサ側か
ら処理できるようにし、またライトアドレスのパリティ
エラー検出時は出力要求をマスクし不正にキャッシュメ
モリにライトされることを抑止することにより、キャッ
シュメモリ障害検出時のシステム停止の可能性を低減す
る技術が使用されていた。

【０００４】また、特開平２−０１７５５０号公報に示
されるように、キャッシュメモリを含むメモリ制御装置
に障害が発生すると、その障害処理装置が該当するメモ
リ制御装置内の障害情報を収集しキャッシュメモリの内
容が保証できる場合システム全体を一時停止しキャッシ
ュメモリの内容を主記憶装置へ書き込むことにより、キ
ャッシュメモリ装置障害によるシステム停止を回避する
技術が使用されていた。

【０００５】

【発明が解決しようとする課題】しかし、上記従来技術
においては、第１に、障害発生後キャッシュデータの内
容が全て保証し主記憶へ書き戻しできない場合、システ
ム停止となる課題がある。

【０００６】その理由は、障害発生時のキャッシュデー
タの内容の中に主記憶へ書き戻しが必要な主記憶更新書
き込みのデータがあるかどうかの切り分け確認する手段
が必要となるからである。参照データの場合主記憶への
書き戻しは必要ない。

【０００７】また第２に、障害発生時のキャッシュデー
タの内容中主記憶へ書き戻しが必要な主記憶更新書き込
みのデータを書き戻せない場合、システム停止となる課
題がある。

【０００８】その理由は、障害により回復不可能となる
主記憶更新書き込みのデータがどのプロセッサに対応し
たものか判定する手段が必要となるからである。対応す
るプロセッサが判別できた場合、主記憶書き戻し不可に
より影響を受けるプロセッサのみ障害とし、影響を受け
ない他のプロセッサはそのまま継続動作できる。

【０００９】本発明の目的は、主記憶へ書き戻しが必要
な主記憶更新書き込みのデータを書き戻せない場合でも
システム停止とならないキャッシュメモリ装置およびキ
ャッシュメモリの障害制御方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明のキャッシュメモ
リ装置は、キャッシュメモリを共有する複数のプロセッ
サと、プロセッサによって共有される主記憶を備えるマ
ルチプロセッサシステムにおける主記憶書き込み動作で
キャッシュメモリの更新だけを行うストアイン方式の共
有キャッシュメモリにおいて、プロセッサの主記憶書き
込み動作にて書き込みを行なったプロセッサ番号を示す
プロセッサ番号エリア（図２の１０）と書き込みの主記
憶アドレス（図２の１１）とデータ更新状態を示す状態
フラグ（図２の１２）をキャッシュメモリのデータアク
セス単位となる各データブロック（図２の１３）毎に保
持し更新する機構を備え、共有キャッシュメモリ障害時
に状態フラグとプロセッサ番号エリア（図２の１０）に
より主記憶へデータを追い出す前の更新データを有する
更新データブロックと対応するプロセッサ番号を特定し
キャッシュメモリ障害の影響を受けたプロセッサを判別
しそのプロセッサにデータ書き込みエラーの信号を送出
する共有キャッシュ障害処理機構（図１の３）を有する
ことを特徴とする。

【００１１】本発明のキャッシュメモリの障害制御方法
は、キャッシュメモリを共有する複数のプロセッサと、
該プロセッサによって共有される主記憶を備えるマルチ
プロセッサシステムにおける主記憶書き込み動作でキャ
ッシュメモリの更新だけを行うストアイン方式の共有キ
ャッシュメモリにおいて、前記プロセッサの主記憶書き
込み要求にて書き込みアドレスと書き込みデータと書き
込みプロセッサ番号を一組として登録保持しデータ更新
状態に設定し、前記プロセッサの主記憶読み出し要求に
て読み出しアドレスと読み出しデータを一組として登録
保持しデータ参照状態に設定し、書き込み若しくは読み
出し要求にてアドレス及びデータを保持するデータブロ
ックに空きが無い場合登録済みデータがデータ参照状態
であれば登録アドレスとデータの削除を行いまたは登録
済みデータがデータ更新状態であれば登録アドレスとデ
ータにより主記憶を更新した後登録アドレスとデータと
プロセッサ番号を削除の後データ参照更新状態をクリア
し、クリアしたデータブロックに新規の書き込み若しく
は読み出しアドレスとデータを登録保持し、共有キャッ
シュメモリに障害が発生した場合主記憶読み出し要求と
障害発生後の主記憶書き込み要求は共有キャッシュメモ
リをバイパスし主記憶を直接アクセスし、主記憶書き込
みを完了し共有キャッシュメモリ内のみに保持されてい
る書き込みデータについては共有キャッシュメモリの各
データブロックを走査しデータ更新状態になっているデ
ータブロック対応に保持されている書き込みプロセッサ
番号から書き込みプロセッサを判別し、書き込みプロセ
ッサに対して主記憶書き込みエラーの信号を送出するこ
とを特徴とする。

【００１２】以上の動作により、主記憶へ書き戻しが必
要な主記憶更新書き込みのデータを書き戻せないプロセ
ッサの障害となり、特定のプロセッサの障害として障害
を局所化できシステムの停止を回避することができる。

【００１３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００１４】図１に本発明の実施しうるマルチプロセッ
サシステムの一例を示す。このマルチプロセッサシステ
ムは、２つのＣＰＵ１，２とシステム共有の共有キャッ
シュ障害処理機構３と共有キャッシュデータ部４と主記
憶５とから構成され、ＣＰＵ１，２と共有キャッシュ障
害処理機構３と共有キャッシュデータ部４と主記憶５と
はシステムバス６で結合されている。ＣＰＵ１，２は、
主記憶５への読み出し及び書き込み命令を実行し、主記
憶へのメモリアクセス要求を共有キャッシュデータ部４
に送出する。共有キャッシュデータ部４は、ＣＰＵ１，
２からのメモリアクセス要求を受け、内部で読み出し書
き込み処理し、要求データが内部に保持していないかま
たはデータ保持するデータブロックに空きが無い場合
に、共有キャッシュデータ部４は主記憶５にアクセス要
求を出す。

【００１５】図２に共有キャッシュデータ部４の詳細を
示す。共有キャッシュデータ部４は、各データブロック
１３毎に、主記憶書き込み時の書き込みプロセッサ番号
を保持するプロセッサ番号エリア１０とデータ更新状態
を保持する状態フラグ１２と主記憶アドレス１１を持
ち、データブロック１３及び主記憶アドレス１１障害
時、状態フラグ１２とプロセッサ番号エリア１０によ
り、主記憶５へ追い出す前の更新データを有するデータ
ブロック１３と対応するプロセッサ番号を特定しキャッ
シュメモリ障害の影響を受けたプロセッサの判別を行い
判別したプロセッサに対しデータ書き込みエラーの信号
を送出する共有キャッシュ障害処理機構３を備えてい
る。

【００１６】次に本発明の実施の形態の動作について、
図３，図４，図５を参照して詳細に説明する。

【００１７】ＣＰＵ１，２は、主記憶書き込み要求及び
主記憶読み出し要求が生じた場合、書き込みアドレスと
自プロセッサ番号及び書き込み要求時の書き込みデータ
を一組とし共有キャッシュデータ部４へ送出する。

【００１８】共有キャッシュデータ部４では、要求が主
記憶書き込み要求の場合、書き込みアドレスと書き込み
プロセッサ番号と書き込みデータを受け取り（図３の１
００）、未使用のデータブロックエントリ及び書き込み
アドレスと一致する主記憶アドレスを持つエントリをサ
ーチする（図３の１０１）。

【００１９】サーチの結果、未使用エントリ有り若しく
はアドレス一致エントリ有りの場合、サーチ結果のエン
トリを選択し、選択したエントリの主記憶アドレス１１
に書き込みアドレスを、データブロック１３に書き込み
データを、プロセッサ番号エリア１０に書き込みプロセ
ッサ番号をそれぞれ登録する（図３の１０２）。登録し
たエントリの状態フラグ１２をデータ更新状態に設定す
る（図３の１０３）。

【００２０】一方、サーチ条件のエントリ無しの場合、
使用中のエントリより一つ要求登録用エントリを選択す
る（図３の１０４）。選択したエントリの状態フラグ１
２を確認し（図３の１０５）、状態フラグ１２がデータ
参照状態になっていた場合、選択したエントリのプロセ
ッサ番号エリア１０と状態フラグ１２と主記憶アドレス
１１とデータブロック１３をクリアする（図３の１０
６）。その後サーチエントリ有りの場合と同様に選択し
たエントリへの登録以降の処理（図３の１０２〜１０
３）を行う。また選択したエントリの状態フラグ１２が
データ更新状態になっていた場合、現登録データの内容
で主記憶５を更新する（図３の１０７）。その後、状態
フラグ１２がデータ参照状態の場合と同様に選択したエ
ントリのクリア以降の処理を行う（図３の１０６，１０
２〜１０３）。

【００２１】これに対して、共有キャッシュデータ部４
への要求が主記憶読み出し要求の場合、読み出しアドレ
スを受け取り（図４の１１０）、読み出しアドレスと一
致する主記憶アドレスを持つエントリをサーチする（図
４の１１１）。サーチ条件のエントリ有りの場合、サー
チ結果のエントリを選択し選択したエントリのデータブ
ロックの内容を読み出しデータとして要求元ＣＰＵへ返
却する（図４の１１２）。一方、サーチの結果、読み出
しアドレスと一致するエントリが無い場合、未使用エン
トリをサーチする（図４の１１３）。

【００２２】未使用エントリ有りの場合、サーチ結果の
エントリを選択し要求読み出しアドレスで主記憶５から
データを取り出し、選択したエントリのデータブロック
１３へ登録する（図４の１１４）。選択したエントリの
状態フラグ１２をデータ参照状態に設定する（図４の１
１５）。その後、アドレス一致エントリ有りの場合と同
様に選択したエントリのデータを要求元ＣＰＵへ返却す
る（図４の１１２）。またサーチの結果、未使用エント
リ無しの場合、使用中のエントリより一つ要求登録用エ
ントリを選択する（図４の１１６）。選択したエントリ
の状態フラグ１２を確認し（図４の１１７）、状態フラ
グ１２がデータ参照状態になっていた場合、選択したエ
ントリのプロセッサ番号エリア１０と状態フラグ１２と
主記憶アドレス１１とデータブロック１３をクリアする
（図４の１１８）。その後サーチエントリ有りの場合と
同様に選択したエントリへの登録以降の処理（図４の１
１４〜１１５，１１２）を行う。また選択したエントリ
の状態フラグ１２がデータ更新状態になっていた場合、
現登録データの内容で主記憶５を更新する（図４の１１
９）。その後、状態フラグ１２がデータ参照状態の場合
と同様に選択したエントリのクリア以降の処理を行う
（図４の１１８，１１４〜１１５，１１２）。

【００２３】主記憶書き込み要求及び主記憶読み出し要
求を処理しデータを保持する共有キャッシュデータ部４
に障害が発生した場合、共有キャッシュ障害処理機構３
により共有キャッシュデータ部４の各エントリを走査し
（図５の２００）、状態フラグ１２がデータ更新状態に
なっているエントリを選択しプロセッサ番号エリアに登
録されているプロセッサを書き込みプロセッサと判別
し、書き込みプロセッサに対して主記憶書き込みエラー
の信号を送出する（図５の２０２）。

【００２４】共有キャッシュデータ部はＣＰＵ１，２か
らの要求受付を閉鎖し障害発生後要求は主記憶に直接ア
クセスする。

【００２５】次に、共有キャッシュデータ部４の構成例
について説明する。

【００２６】図６は共有キャッシュデータ部４の構成の
詳細を示す図である。本構成例では共有キャッシュデー
タ部４は、データ登録エントリ単位に書き込み要求時の
要求プロセッサ番号を保持するランダムアクセスメモリ
ＲＡＭ−Ａ２２とデータ登録エントリ単位にデータの参
照更新属性またはエントリの未使用を保持するランダム
アクセスメモリＲＡＭ−Ｂ２３とデータ登録エントリ単
位に対応する主記憶アドレスを保持するランダムアクセ
スメモリＲＡＭ−Ｃ２４とデータ登録エントリ単位に対
応する主記憶のデータブロックを保持するランダムアク
セスメモリＲＡＭ−Ｄ２５を持ち、ＲＡＭ−Ａ２２とＲ
ＡＭ−Ｂ２３とＲＡＭ−Ｃ２４とＲＡＭ−Ｄ２５のアド
レス指定と書き込み読み出しを制御するＲＡＭ制御部２
０が有り、データ登録時主記憶読み出しデータの場合デ
ータ参照状態値をＲＡＭ−Ｂ２３に送出し、主記憶書き
込みデータの場合データ更新状態値をＲＡＭ−Ｂ２３に
送出するフラグ制御部２１と、ＣＰＵからの要求アドレ
スとＲＡＭ−Ｃ２４に登録してあるアドレスの一致を判
定する比較器２６を備えている。

【００２７】ＣＰＵからの主記憶アクセス要求で要求ア
ドレスと一致するエントリをサーチするときは、ＲＡＭ
制御部２０によりＲＡＭ−Ｃ２４から順次出力された全
エントリの値とＣＰＵからの要求アドレスを比較器２６
へ入力し比較判定を行い、判定結果はＲＡＭ制御部２０
へ送られアドレス一致したエントリの選択が行われる。

【００２８】未使用エントリのサーチは、ＲＡＭ制御部
２０によりＲＡＭ−Ｂ２３から順次出力された全エント
リの値をフラグ制御部２１に入力し入力値のフラグ状態
が未使用になっているかどうかを判定し、結果をＲＡＭ
制御部２０へ送りエントリの選択が行われる。

【００２９】書き込みデータの登録は、ＲＡＭ制御部２
０で選択されたエントリで、ＣＰＵからの要求プロセッ
サ番号をＲＡＭ−Ａ２２に、要求アドレスをＲＡＭ−Ｃ
２４に、書き込みデータをＲＡＭ−Ｄ２５にそれぞれ登
録し、フラグ制御部２１によりＲＡＭ−Ｂ２３にデータ
更新状態の値を設定する。

【００３０】ＣＰＵからの読み出し要求によるデータの
出力は、要求アドレスにより選択したエントリのＲＡＭ
−Ｄ２５の値をシステムバスより要求ＣＰＵへ返却す
る。

【００３１】主記憶のキャッシュ処理を行っているＲＡ
Ｍ−Ｃ２４とＲＡＭ−Ｄ２５に障害が発生した場合、共
有キャッシュ障害処理機構３よりＲＡＭ制御部２０を起
動しＲＡＭ−Ｂ２３を順次読み出し、状態フラグ値をフ
ラグ制御部２１へ送出しフラグ制御部２１で状態フラグ
値を判定し、データ更新状態の場合、共有キャッシュ障
害処理機構３で同一エントリのＲＡＭ−Ａ２２の値によ
り示されるプロセッサへ主記憶書き込みエラーの信号を
送出する。

【００３２】さらに本発明の第２の実施形態について説
明する。

【００３３】図７は、本発明の第２の実施形態を示すブ
ロック図である。本実施形態は図２の共有キャッシュデ
ータ部中の状態フラグを省略したものである。書き込み
データを示すデータ更新状態と、読み出しデータを示す
データ参照状態と、未登録時の未使用状態を各エントリ
毎に保持する部分が無くなった以外は第１の実施形態と
同様に動作する。状態フラグの値によるエントリの選択
を行わず、あらかじめ設定した一定の手順により登録に
使用するデータエントリを選択していく。登録に使用す
るエントリの現データの主記憶への書き戻しは、プロセ
ッサ番号エリアに値が設定してあることによりエントリ
が更新データを保持していると判定して行う。障害発生
時は、プロセッサ番号エリアに設定してある値を書き込
みデータ対応のプロセッサ番号と判断し主記憶書き込み
エラー発生信号を送出する。

【００３４】以上のように制御を行う手段を設けること
により、主記憶キャッシュ制御動作と障害処理制御動作
を行うことができる。本発明の第２の実施形態は、キャ
ッシュメモリ障害処理は第１の実施形態と同様にシステ
ム停止とせずプロセッサの書き込みエラーとして処理で
き、第１の実施形態から一部機能を省くことによりハー
ドウエア量を抑えることができるという効果を有する。

【００３５】

【発明の効果】本発明の第１の効果は、キャッシュメモ
リに障害発生後キャッシュデータの内容が全て保証し主
記憶へ書き戻しできない場合でも、システム停止となら
ないことである。

【００３６】その理由は、障害発生時のキャッシュデー
タの内容の中に主記憶へ書き戻しが必要な主記憶更新書
き込みのデータがあるかどうかの切り分け確認するため
に、キャッシュメモリの各エントリ毎に状態フラグを持
ち更新参照を記録しているからである。参照データの場
合主記憶への書き戻しは必要ない。

【００３７】また本発明の第２の効果は、キャッシュメ
モリ障害発生時のキャッシュデータの内容中主記憶へ書
き戻しが必要な主記憶更新書き込みのデータを書き戻せ
ない場合でも、システム停止とならないことである。

【００３８】その理由は、障害により回復不可能となる
主記憶更新書き込みのデータがどのプロセッサに対応し
たものか判定するために、キャッシュメモリの各エント
リ毎にプロセッサ番号エリアを持ち書き込みプロセッサ
を記録しているからである。対応するプロセッサが判別
でき、主記憶書き戻し不可により影響を受けるプロセッ
サのみ障害とし、影響を受けない他のプロセッサはその
まま継続動作できるからである。

【図面の簡単な説明】

【図１】本発明が適用されるマルチプロセッサシステム
の構成を示すブロック図である。

【図２】本発明の共有キャッシュデータ部の構成を示す
図である。

【図３】本発明の書き込み動作を示すフローチャートで
ある。

【図４】本発明の読み出し動作を示すフローチャートで
ある。

【図５】本発明の障害処理動作を示すフローチャートで
ある。

【図６】本発明の共有キャッシュデータ部の構成例を示
す図である。

【図７】本発明の他の実施の形態を示す図である。

【符号の説明】

１，２ ＣＰＵ ３ 共有キャッシュ障害処理機構 ４ 共有キャッシュデータ部 ５ 主記憶 ６ システムバス １０ プロセッサ番号エリア １１ 主記憶アドレス １２ 状態フラグ １３ データブロック ２０ ＲＡＭ制御部 ２１ フラグ制御部 ２２ ＲＡＭ−Ａ ２３ ＲＡＭ−Ｂ ２４ ＲＡＭ−Ｃ ２５ ＲＡＭ−Ｄ ２６ 比較器 ３０ プロセッサ番号エリア ３１ 主記憶アドレス ３２ データブロック

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを共有する複数のプロ
   セッサと、該プロセッサによって共有される主記憶を備
   えるマルチプロセッサシステムにおける主記憶書き込み
   動作でキャッシュメモリの更新だけを行うストアイン方
   式の共有キャッシュメモリにおいて、 前記プロセッサの主記憶書き込み動作にて書き込みを行
   なったプロセッサ番号を示すプロセッサ番号エリアと書
   き込みの主記憶アドレスとデータ更新状態を示す状態フ
   ラグをキャッシュメモリのデータアクセス単位となる各
   データブロック毎に保持し更新する機構を備え、 共有キャッシュメモリ障害時に該状態フラグと該プロセ
   ッサ番号エリアにより主記憶へデータを追い出す前の更
   新データを有する更新データブロックと対応するプロセ
   ッサ番号を特定しキャッシュメモリ障害の影響を受けた
   プロセッサを判別し当該プロセッサにデータ書き込みエ
   ラーの信号を送出する共有キャッシュ障害処理機構を有
   することを特徴とするキャッシュメモリ装置。
2. 【請求項２】 キャッシュメモリを共有する複数のプロ
   セッサと、該プロセッサによって共有される主記憶を備
   えるマルチプロセッサシステムにおける主記憶書き込み
   動作でキャッシュメモリの更新だけを行うストアイン方
   式の共有キャッシュメモリの障害制御方法において、 前記プロセッサの主記憶書き込み要求にて書き込みアド
   レスと書き込みデータと書き込みプロセッサ番号を一組
   として登録保持しデータ更新状態に設定し、前記プロセ
   ッサの主記憶読み出し要求にて読み出しアドレスと読み
   出しデータを一組として登録保持しデータ参照状態に設
   定し、書き込み若しくは読み出し要求にてアドレス及び
   データを保持するデータブロックに空きが無い場合に登
   録済みデータがデータ参照状態であれば登録アドレスと
   データの削除を行いまたは登録済みデータがデータ更新
   状態であれば登録アドレスとデータにより主記憶を更新
   した後登録アドレスとデータとプロセッサ番号を削除の
   後データ参照更新状態をクリアし、クリアしたデータブ
   ロックに新規の書き込み若しくは読み出しアドレスとデ
   ータを登録保持し、共有キャッシュメモリに障害が発生
   した場合主記憶読み出し要求と障害発生後の主記憶書き
   込み要求は共有キャッシュメモリにバイパスし主記憶を
   直接アクセスし、主記憶書き込みを完了し共有キャッシ
   ュメモリ内のみに保持されている書き込みデータについ
   ては共有キャッシュメモリの各データブロックを走査し
   データ更新状態になっているデータブロック対応に保持
   されているプロセッサ番号から書き込みプロセッサを判
   別し、書き込みプロセッサに対して主記憶書き込みエラ
   ーの信号を送出することを特徴とするキャッシュメモリ
   の障害制御方法。