JPH03225540A - キャッシュメモリの無効化処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ この発明は、処理装置の性能を向上させるキヤノンユメ
モリの無効化処理方式に関するものである。

（従来の技術〕 従来、この種の装置として、第３図に示すようなものが
あった。この図は製部、他：ＥＷＳ４８００シリーズ−
３３ＭＨｚ版ＥＷＳの実現−９情報処理学会第３８回全
国大会、２Ｕ−１，ｐ１５１０〜１５１１に示されたも
ので、図において、■はプロセッサ、２はキャッシュメ
モリ、３はシステムハス、４はデータおよびアドレスの
バッファ、５は第２タグメモリ、６はキャッシュメモリ
の制御部、７はローカルハス、８は無効化処理要求信号
、９はキャッシュメモリ制御信号、１０はハス解放要求
信号、１１はゲート信号である。なお、システムハス３
には主記憶１２やＤＭＡ制御装置１３、その他のマイク
ロプロセソナ等１４が接続される。

ローカルハス７にはプロセッサ１とキャッシュメモリ２
が接続され、バッファ４を介してシステムハス３に接続
される。キャッシュメモリ２は後述するようにタグメモ
リとデータメモリから構成され、制御部６からのキャッ
シュメモリ制御信号９で動作する。第２タグメモリ５に
はキャッシュメモリ２のタグと有効を示すビット■の同
一情報が書き込まれる。制御部６は無効化処理要求信号
８を受けて、キャッシュメモリ制御信号９、ハス解放要
求信号１０、ゲート信号１１を発生する。

また、第４図はキャッシュメモリ２の一般的な記憶内容
を示し、第５図はシステムハス３およびローカルハス７
の一般的なアドレス線の区分を示す。第４図においてキ
ャッシュメモリ２内は２０４８のブロック（０〜２０４
７）に分割され、各ブロックは後述する上位アドレスを
記録するタグ２１と判断用の有効ビットＶ２２および３
２ハイドのデータ２３で構成される。第５図においてア
ドレス線は３２本あり、下位５ビツトがブロック内ハイ
ドのオフセ・ノド３１、次の１１ビツトがブロック番号
３２、残り１６ビソトが上位アドレス３３に分割される
。

キャッシュメモリ２は主記憶の内容の写しを記憶し、プ
ロセッサ１からの読み出し要求時にキャッシュメモリ２
内に写しがあればそれをそこから返すようにした高速の
メモリである。主記憶１２とキャッシュメモリ２の記憶
内容の一貫性を保障するためにＤＭＡ制御装置１３など
が主記憶１２ヘデータの書き込みを行った時キャッシュ
メモリ２内の既にあった記憶内容を無効にし、新しいデ
ータを書き込まなければならない。

次に動作について説明する。キャッシュメモリ２はロー
カルパス７のアドレス線を監視し、第５図のブロック番
号３２によって指定された第４図のブロックのタグ２１
と第３図の上位アドレス３３が一致し、第４図のビット
Ｖ２２がセットされていれば、オフセントに従いデータ
２３の読み出しまたは書き込みを行う。タグ２１と上位
アドレス３３が不一致、又はビットＶ２２がリセットさ
れていればハソファ４とシステムハス３を介して、主記
憶１２をアクセスし、読み出しの場合、３２ハイドのデ
ータをプロセッサ１へ転送すると同時にキャッシュメモ
リ２に書き込む。この時、キャッシュメモリ２と第２タ
グメモリ５のタグ２１に上位アドレス３３を書き込み、
ビットＶ２２をセットする。よってキャッシュメモリ２
と第２タグメモリ５のタグ部の内容は等しい。

この状態において、システムハス３に接続されたＤＭＡ
制御装置１３が主記憶１２に書き込みを実施した時、主
記憶１２への書き込みアドレスに対応する第２タグメモ
リ５のタグ２１と書き込みアドレスの上位アドレス３３
が一致しビットＶ２２がセットされている。つまりビッ
トならば、制御部６に無効化処理要求信号８を発生し、
制御部６はハス解放要求信号１０を発生してプロセッサ
１を一時的に停止させ、ゲート信号１１を発生してシス
テムハス３のアドレス線をローカルハス７へ書き込みキ
ャッシュメモリ２の対応するブロックのビットｙ２２を
リセットする。同時に第２タグメモリ５のビットＶ２２
もリセットする。これが無効化処理である。一方、ヒツ
トでなければ無効化処理を実行しない。したがって、先
に書き込みを実施したブロックと同一のブロックへの書
き込みがあった時、無効化処理を実施せず、プロセッサ
を妨害せず性能の低下を抑えることができる。

しかし、第２タグメモリ５はキャッシュメモリ２のタグ
部と同一の記憶容量が必要であり、最低でも２０４８ワ
ードｘ１７ビソトのスタティックメモリを使用するよう
になっているものである。

〔発明が解決しようとする課題〕

従来のキャッシュメモリは以上のように構成されている
ので、キャッシュメモリのタグ部と同し容量の第２タグ
メモリを用いるため、第２タグメモリに複数個の大容量
スタティックメモリを使用しなければならず、実装場所
を占有するばかりでなく、ＬＳＩ化が困難という問題点
があった。

この発明は上記のような問題点を解決するためになされ
たもので、無効化処理の回数を増加させずに第２タグメ
モリを削除できるキャッシュメモリを得ることを目的と
する。

また、この発明の別な発明は、上記目的に加えて、複数
のシステムバス使用者が主記憶への書き込みを交互に実
施した時に無効化処理の回数の増加を抑えることを目的
とする。

（課題を解決するだめの手段〕 ブロックに分割された主記憶１２の内容を一時的に記憶
するキャッシュメモリ２と、このキャッシュメモリ２の
内容をブロック単位に無効にする制御部６とを備えたキ
ャッシュメモリの無効化処理方式において、キャッシュ
メモリ２に無効化処理を受付けるかどうか定める判断ビ
ット２２を設け、ブロック番号を記憶する記憶部とこの
ブロック番号と主記憶１２への書き込みアドレスとを比
較する比較器とを内蔵したレジスタ１５．１６を複数個
設け、該アドレスがレジスタ１５．１６のうちいずれか
一つの記憶部のブロック番号と同一でかつ判断ビット２
２がセットのときキャッシュメモリ２の対応するブロッ
クの内容を無効にし、このブロック番号をいずれかの記
憶部に記憶するようにした。

〔作用〕

この発明においては、レジスタ１５．１６が記憶してい
るブロック番号とシステムハスの書き込みアドレスを比
較し、そのいずれかの出力が一致しかつ判断ビット２２
がセットされている時、制御部６がキャッシュメモリ２
の前記アドレスに対応したブロックの無効化処理を実行
し、判断ビットをリセットする。レジスタ１５．１６が
そのブロック番号を引続き記憶し、アドレスが不一致し
た時および判断ビットがリセットの時、無効化処理を行
わずかつレジスタ１５．１６の記憶内容を維持するから
、キャッシュメモリ２への書き込みアドレスが記憶され
たブロック番号と同一の時に無効化処理が削除される。

システムハス使用者が複数あり書き込みアドレスが複数
のブロックに分散しても、レジスタ１５．１６群の何れ
か一つが何れかのシステムハス使用者と対応することに
なり、無効化処理の増加を阻止する。

〔実施例］ 第１図はこの発明の一実施例を示す構成図であり、同図
において、１はプロセッサ、２はキャッシュメモリ、３
はシステムハス、４はデータおよびアドレスのバッファ
、６はキャッシュメモリの制御部、７はローカルハス、
８は無効化処理要求信号、９はキャッシュメモリ制御信
号、１０はハス解放要求信号、１１はゲート信号である
。なお、システムハス３には主記憶１２やＤ　Ｍ　Ａ制
御装置１３、その他のマイクロプロセッサ等１４が接続
される。ローカルバス７にはプロセッサ１とキャッシュ
メモリ２が接続され、バッファ４を介してシステムハス
３に接続される。キャッシュメモリ２はタグメモリとデ
ータメモリから構成され、制御部６からのキャッシュメ
モリ制御信号９で動作する。制御部６は無効化処理要求
信号８を受けて、キャッシュメモリ制御信号９、バス解
放要求信号１０、ゲート信号１１を発生する。

１５は無効化したブロック番号を記憶する記憶部とその
ブロック番号と主記憶１２への書き込みアドレスを比較
する比較器とを内蔵したレジスタである。なお、このレ
ジスタ１５の記憶部は、第５図に示す書き込みアドレス
の上位アドレス３３とブロック番号３２の１組みをブロ
ック番号として記憶する。

次に動作について説明する。システムバス３に接続され
たＤＭＡ制御装置１３が主記憶１２に書き込みを実施し
た時、レジスタ１５の記憶部にあるブロック番号と主記
憶１２への書き込みアドレスが一致していれば、レジス
タ１５から制御部６に無効化処理要求信号８を発生し、
制御部６はハス解放要求信号１０を発生してプロセッサ
１を一時的に停止させ、キャッシュメモリ２の対応する
ブロックのビットＶ２２をリセットする。同時にレジス
タ１５の記憶部には新たにブロック番号を記憶し直す。

これが無効化処理である。

第４図において、キャッシュメモリ２の判断ビットのビ
ットＶ２２がリセットされていればバッファ４とシステ
ムハス３を介して、主記憶１２をアクセスし、読み出し
の場合、３２ハイドのブタをプロセッサ１へ転送すると
同時にキャッシュメモリ２に書き込む。

一方、レジスタ１５の記憶部に記憶しているブロック番
号と、書き込みアドレスが一致していなければ、レジス
タ１５は無効化処理要求信号８を発生しない。

したがって、ＤＭＡ制御装置１３が同一のブロックへの
書き込みを何回実施しても、最初の一回のみ無効化処理
が実施され、その他の書き込みの時は何も実施されない
。、よって、比較器を備えたレジスタ１５を備えること
により、従来のような第２タグメモリ５を削除すること
ができ、ＬＳＩにこのレジスタを組み込むことが可能に
なり、小型で安価なキャッシュメモリを得ることができ
る。

第２図はこの発明の別の発明の一実施例を示す構成図で
あり、１〜１５は第１図に示した一実施例と同一のもの
である。

１６はレジスタ１５と同一の機能を備えたレジスタであ
る。レジスタ１５と１６によって２ブロック分のブロッ
ク番号を記憶する。

次に動作について説明する。システムハス３のハス使用
者がＤＭＡ制御装置１３と、システムハった場合の動作
を示す。

まず、システムバス３に接続されたＤＭＡ制御装置１３
が主記憶１２に書き込みを実施した時、上記実施例に示
したように、レジスタ１５の記ｔＱ部にあるブロック番
号と主記憶１２への書き込みアドレスが一致していれば
、無効化処理が実施され、今度はレジスタ１５はＤ　Ｍ
　Ａ　！］御装置１３が込みを実施した時、レジスタ１
６の記憶部にあるブロック番号が主記憶１２への書き込
みアドレスが一致していたら、レジスタ１６から制御部
６に無効化処理要求信号１４を発生し、制御部６はプロ
セッサ１を一時的に停止させ、キャッシュメモＩＪ　２
の第４図の対応するブロックのビットＶ２２き記憶する
。次に、再びＤ　Ｍ　Ａ　ＩＩ御装置１３が先と同一の
ブロックへ書き込みを実施した時は、レジスタ１５が既
にそのブロック番号を記憶しているが、キャッシュメモ
リ２のビットＶ２２がリセき込みを実施しても、無効化
処理は実施されない。

各々の書き込みが同一のブロックであれば、最初の一回
のみ無効化処理が実施され、その他の書き込みの時は何
も実施されない。よって、複数のハス使用者があっても
、ブロック当たり１回の無効化処理回数でよく、性能の
低下を阻止することができる。

なお、無効化処理を実施する時に、複数のレジスタの中
から一つを選択する方法には、最も過去に変更したもの
または乱数により無作為に選択する方法があり、何れの
方法を用いてもよい。

［発明の効果］ 以上説明してきたように、この発明によれば、ブロック
に分割された王記憶の内容を一時的に記憶するキャッシ
ュメモリと、このキャッシュメモリの内容をブロック単
位に無効にする制御部とを備えたキャッシュメモリの無
効化処理方式において、キャッシュメモリに無効化処理
を受付けるかどうか定める判断ビットを設け、ブロック
番号を記憶する記憶部とこのブロック番号と主記憶への
書き込みアドレスとを比較する比較器とを内蔵したレジ
スタを複数個設け、該アドレスがレジスタのうちいずれ
か一つの記憶部のプロ・ツク番号と同一でかつ判断ビッ
トがセントのときキャッシュメモリの対応するブロック
の内容を無効にし、このブロック番号を前記いずれかの
記憶部に記憶するようにしたので、システムバス使用者
が複数あり書き込みアドレスが複数のプロ・ツクに分散
しても、レジスタ群の何れか一つが何れかのシステムハ
ス使用者と対応することになり、無効化処理の増加を阻
止する効果がある。

以上から、従来使用していた第２タグメモリを除去する
ことができ、レジスタをＬＳＩに組み込むことが可能に
なり、装置を安価にできる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図はこ
の発明の別の発明の一実施例を示す構成図、第３図は従
来例を示す構成図、第４図はキャッシュメモリの記憶内
容の構成図、第５図はアドレス線の区分を示す構成図で
ある。 １１４・・・プロセッサ、２・・・キャッシュメモリ、
３・・・システムハス、４・・・ブタおよびアドレスの
へソファ、６・・・キャッシュメモリの制御部、７・・
・ローカルバス、８゜１７・・・無効化要求信号線、１
２・・・主記憶、１３・・・ＤＭＡ制御装置、１５．１
６・・・レジスタ。

Claims (1)

【特許請求の範囲】
1. ブロックに分割された主記憶の内容を一時的に記憶する
   キャッシュメモリと、このキャッシュメモリの内容をブ
   ロック単位に無効にする制御部とを備えたキャッシュメ
   モリの無効化処理方式において、前記キャッシュメモリ
   に前記無効化処理を受付けるかどうか定める判定ビット
   を設け、前記ブロック番号を記憶する記憶部とこのブロ
   ック番号と前記主記憶への書き込みアドレスとを比較す
   る比較器とを内蔵したレジスタを複数個設け、該アドレ
   スが前記レジスタのうちいずれか一つの記憶部のブロッ
   ク番号と同一でかつ前記判断ビットがセットのとき前記
   キャッシュメモリの対応するブロックの内容を無効にし
   、このブロック番号を前記いずれかの記憶部に記憶する
   ようにしたことを特徴とするキャッシュメモリの無効化
   処理方式。