JPS63127349A - マイクロプロセサ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（産業上の利用分野） 本発明はマイクロプロセサ処理装置に関し、特にそのキ
ャッシュメモリのヒツト率を向上させる方式に関する。 （従来の技術） マイクロプロセサの性能が向上されるに伴って中形／大
形針ＪＬ％ｊと同様に、マイクロプロセサの処理時間と
主記憶のアクセス時間との性能差を埋めるため、マイク
ロプロセサと主記憶との間にキャッシュメモリを介在さ
せるようになってきた。 したがって、キャッシュメモリのヒツト率がマイクロプ
ロセサの性能に影響を及ぼし、さらにシステムの性能に
大きな影響を及ぼしている。 （発明が解決しようとする間屓点） 上述した従来の゛マイクロプロセサ処理装置のキヤツシ
ニメモリ

【おいては、頻繁にアクセスされるスーパバイ
ザ／ユーザに共通エリアのデータ、あるいはプロセスが
切替るごとにアクセスされるページテーブルエリアのデ
ータは、キャッシュメモリに格納された後にも置換の対
象になっている。 このため、データのオーバヘッドが大きくなり、キャツ
シュヒツト率が低下するとともに、システムスループッ
トの向上が望めないという欠点がある。 本発明の目的は、マイクロプロセサと主記憶との間にデ
ータ用キャッシュメモリを備え、主記憶部へのデータの
アクセス時にはデータのアクセスアドレスが予め設定さ
れたアドレス範囲に含まれるか否かを検討し、データ用
キャッシュ部がミスヒツトした場合に備えて、主記憶部
からデータ用ギャツシュメモリにデータを取込むとき、
データのアクセスアドレスを検出した結果によって設定
されたフラグをデータ用キャッシュメモリのキャッシュ
ディレクトリ部に格納し、格納されたフラグか論理１１
／Ｉのときには該当するキャッシュディレクトリ部の二
ントリの置換を禁止することによって上記欠点を除去し
、キャツシュヒツト率やシステムスループットが低下し
ないように構成したマイクロ・プロセサ処理装置を提供
することにある。 （問題点を解決するための手段） 本発明によるマイクロプロセサ処理装置は、マイクロプ
ロセサ部と、主記憶部と、マイクロプロセサ部および主
記憶部の間に介在するデータ用キャッシュメモリとを備
えたものであって、データ用キャッシュメモリは千ヤツ
７ユデータ部と、アドレス範囲検出部と、キャッシュデ
ィレクトリ部と、キャツシュヒツト検出部と、ゲート手
段とを具備して構成したものである。 キャッシュデータ部は、読出しデータを格納するための
ものである。 アドレス範囲検出部は、読化しデータのアクセスアドレ
スが予め設定されたアドレス範囲内に存在するか否かを
アドレス比較により検出するためのものである。 キャッシュディレクトリ部は、アドレス比較によるフラ
グを含み、ディレクトリを格納するためのものである。 キャツシュヒツト検出部は、キャッシュデータがヒツト
したか、あるいはミスヒツトしたかを検出するためのも
のである。 ゲート手段は、主記憶部からデータが取込まれるときに
はアドレス比較の結果によるフラグをキャッシュディレ
クトリ部に格納し、フラグが％ｌＩ′のときには該当す
るキャラツユディレクトリ部のエンドＩＪの置換を禁止
するためのものである。 （実施例） 次に、本発明について図面を参照して説明する。 第１図は、本発明によるマイクロプロセサ処理装置λの
一実施例を示すブロック図である。 第１図において、１はマイクロプロセサ部、２はデータ
用キャッシュメモリ、３は主記憶部、２１はキャッシュ
ディレクトリ部、２２は読出しデータを格納するための
キャッシュデータ部、２３はアクセスアドレスが予め設
定されたアドレス範囲内にあるか否かを検出するための
アドレス範囲検出部、２４はデータ用キャッシュメモリ
２のヒツト／ミスヒツトを検出するためのキャツシュヒ
ツト検出部、２５はＮＡＮＤゲート、２６はＡＮＤゲー
ト、２７はマルチプレクサである。 以下、第１図にもとづいて本発明の詳細な説明する。 マイクロプロセサ部１は、アドレス範囲を示す上限値と
下限値とのアドレスをデータ信号線２１０を介してアド
レス範囲検出部２３へ送出し、前もってアドレス範囲検
出部２３に対して書込んで口く。いま、マイクロプロセ
サ部１からデータがアクセスされると、キャッシュディ
レクトリ部２１は信号、！１２０２上のアドレス下位部
によりアクセスされ、キャッシュディレクトリ部２１か
ら信号＋ｉｉ！２３０上へ送出された出力と、マイクロ
プロセサｌから信号線２０】上に送出されているアドレ
ス上位部とがキャツシュヒツト検出部２４によって比較
される。両者のビット長は、当然ながら同一である。両
アドレスが一致していＪｌば儒号線２３１上のヒツトｍ
号が選択され、キャッシュデータ部２２から信号線２４
１への出力が選択される。選択されたヒツト信号は、信
号線２２０を介してマイクロプロセサ部１に送出される
。キャツシュヒツト検出部２４によって上記両アドレス
が一致していなければ、信号線２３２上のミスヒツト信
号が出力され、信号線２００上のアクセスアドレスによ
り主記憶部３にアクセスされる。 主記憶部３から読出されたデータは、中ヤツシュデータ
部２２に格納される。同時に、マルチプレクサ２７によ
り信号線２４２が選択され、読出し信号線２２０を介し
てマイクロプロセサ部ｌに送出される。 上記キャッシュデータ部２２へのデータの格納と同じタ
イミングで、信号線２０２を介して午ヤツシュディレク
トリ部２１にもアドレス下位部が加えられる。上記のア
クセスされたエントリに対して、信号１２０１上のアド
レス上位部の内容が書込まれる。キャッシュディレクト
リ部２１お！び千ヤツシュデータ部２２に対する書込み
信号は信号線２５０によりキャッシュ各部に入力される
。 ｆｆｉ！１４２０１上のアドレス上位部の内容がキー？
’、／ンユディレクトリ部２１に書込まれるのと同じタ
イミングでアドレス範囲検出部２３による検出結果が信
号線２６０を介してキャッシュディレクトリ部２１に書
込まれる。上記フラグ信号（フラグ塩をＩＲと称する。 ）は、論理％１１のときに既設定アドレスの範囲内を示
し、論理％０〆のときに範囲外であることを示す。 キャッシュミスヒツト時にＩＲ＝１であるならば、ＮＡ
ＮＤゲート２５によりキャッシュディレクトリ部２１、
およびキャッシュデータ部２２へのエントリに対する書
込み動作が抑止される。 以上述べたように、ＩＲ＝１のエントリは、千ヤツシュ
ミスヒット時に置換されない。アクセスアドレスのうち
で、データ用キャッシュメモリ２に対するアドレス上位
部とアドレス下位部とのビット幅はキャッシュ構成に依
存するものであり、本発明にとっても特に重要ではない
。また、上記実施例ではダイレクトマツピング方式のブ
ロック図を示しであるが、セットアソシアティブ方式等
のマツピング方式でも同様の方式を実現できることはい
うまでもない。この場合には、セット数分のＩＲビット
をもつことになる。 （発明の効果） 以上説明したように本発明は、データ用キャッシュメモ
リを備えて頻繁に使用されるデータのアドレス範囲を予
め設定しておき、このアドレス範囲内をアクセスしたと
き、中ヤツ７ユディレクトリ部に置換を抑止するための
フラグを設定することにより、ヒツト率を向上できると
ともにシステムのスループットを高めることができるた
め、システムの処理機能を高めることができるという効
果がある。

【図面の簡単な説明】

第１図は、本発明によるマイクロプロセサ処理装置の一
実施例を示すブロック図である。 ｌ・・・マイクロプロセサ部 ２−＠−７’−タ用キャッシュメモリ ３・ΦΦ主記憶部 ２１・・・キャッシュディレクトリ部 ２２・・・千ヤツシュデータ部 ２３・・・アドレス範囲噴出部 ２４・・・キャツシュヒツト検出部 ２５・・−ＮＡＮＤゲート ２６−−・ＡＮＤゲート ２７１１・・マルチプレクサ ２００〜２０２，２１０，２２０．２３０〜２３２．２
４１．２４２．２Ｓ０．２６０・・・・・信号線

Claims (1)

【特許請求の範囲】
1. マイクロプロセサ部と、主記憶部と、前記マイクロプロ
   セサ部および前記主記憶部の間に介在するデータ用キャ
   ッシュメモリとを備えたマイクロプロセサ処理装置であ
   つて、前記データ用キャッシュメモリは読出しデータを
   格納するためのキャッシュデータ部と、前記読出しデー
   タのアクセスアドレスが予め設定されたアドレス範囲内
   に存在するか否かをアドレス比較により検出するための
   アドレス範囲検出部と、前記アドレス比較によるフラグ
   を含みディレクトリを格納するためのキャッシュディレ
   クトリ部と、前記キャッシュデータ部がヒットしたか、
   あるいはミスヒットしたかを検出するためのキャッシュ
   ヒット検出部と、前記主記憶部からデータが取込まれる
   ときには前記アドレス比較の結果によるフラグを前記キ
   ャッシュディレクトリ部に格納し、前記フラグが“１”
   のときには該当するキャッシュディレクトリ部のエント
   リの置換を禁止するためのゲート手段とを具備して構成
   したことを特徴とするマイクロプロセサ処理装置。