JPS63259749A - 仮想記憶制御方式 - Google Patents

仮想記憶制御方式

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JPS63259749A
JPS63259749A JP62093012A JP9301287A JPS63259749A JP S63259749 A JPS63259749 A JP S63259749A JP 62093012 A JP62093012 A JP 62093012A JP 9301287 A JP9301287 A JP 9301287A JP S63259749 A JPS63259749 A JP S63259749A
Authority
JP
Japan
Prior art keywords
page
tlb
address
bit
bits
Prior art date
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Pending
Application number
JP62093012A
Other languages
English (en)
Inventor
Hideo Sawamoto
英雄 澤本
Makoto Yamagata
良 山縣
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10Address translation
    • G06F12/1027Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
    • G06F12/1036Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想記憶制御方式に係る。
〔従来の技術〕
アイビーエムシステム670プリンシプルオプオペレー
シH:/ (IEM Sy<J−4m 570 P4L
nc、LpJ、< tlOpha、tLズ1rvn)に
示されるような仮想記憶方式の情報処理装置では、一般
に仮想記憶域はページという単位(たとえば4KB>に
分割されている。これらページのうち使用頻度の高いも
のだけが実記憶装置に入っており、使用頻度の低いもの
は補助記憶装置に入っている。そしてページが補助記憶
装置に追出されることをページ・アウトといい、補助記
憶装置から再び実記憶装置に読み込むことをページ・イ
ンといい、これらの処理をまとめてページングという。
このページ・アウトをする時には、使用中の各実ページ
の使用頻度を調べ、最近最も使用されていない実ページ
を選び出し、ページ・アウトする。この場合の使用頻度
を示す情報として使用されるのが非参照時間間隔カウン
ト。
U I C(Un44f4a、<xa4cl Inj、
、+hval Cvv、rd、 ) テあるそして、各
実ページの使用頻度を示すためのハードウェアとして、
実ページごとにある主記憶キーの中にj? (R4f4
44na4)ビットがある。Rビットは対応する夾ベー
ジが参照されれば”1”にセットされ、参照されてなけ
れば“0°のままである。オペレーテング・システム(
O5)は、一定の周期でRRB命令(R4,14χR4
I−L447L九Bk差命令)を調べるべき実ページの
数たけ発行する、調べるべきページは、ジロブ対応にあ
る空間が使用している実記憶装置のページであジ、ペー
ジ・フレーム・テーブル(PFT)にチェインされてい
る。osはこのチェインをたぐ9ながらRRB命令全発
行する。
一定周期で発行される複数RRB命令の各命令は、対応
する一つの央ページに対して夫々次の一連の制御を実行
する。
■、主記憶キーをアクセスし対応する実ページについて
のR,Cビットを調べる。■、対応する笑ページがその
一定周期の期間内に参照されていないことfRビビッが
示す場合(すなわちR=o)、UICに1を加算する。
■、参照されている場合(丁なわちR=1)には、UI
Cを0にリセットする。又、このときRビットは0にリ
セットされる。
このようにして、RRB命令が発行されることにより各
実ページの参照状況がUICに反映されることになる。
UICO値の大きな災ページがページ・アウトの対象に
なるが、この時、もし該芙ページが実記憶装置に存在し
ている間に、その内容が書換えら、 6 。
れていた場合は、該笑ページの内容を補助記憶装置に書
戻丁必要がある。しかし、もし何ら督換わっていなけれ
ば、同一の内容が補助記憶装置に残っているため、誓戻
丁必要はない。そこで、実ページが沓換見られたかどう
かを示すハードウェアとして、前記の主記憶キーの中に
さらにC(CLanP)ビットを持ち、魯込みが行なゎ
nると、′1′になる。
〔発明が解決しようとする問題点〕
従って、上記従来技術においてはO8はPFTを参照し
て、チェインをたぐりながらRRB命令で調べるべきペ
ージを駒べRRB命令を調べるべきページの数と同じ回
数発行しなければならない。
コノタメ、U I C更新処理時間のオーバヘッドが太
きい。しかも、実記憶容量は年々増大していルタメ調ベ
ルヘキページ数が増加しこのオーバヘッドもそれに比例
して増大する、 実記憶容量増大に伴7’:Cうもう一つの問題は、RC
ピッ)k格納している主記憶キーの容量も比例して増大
することである。
、4 。
本発明の目的は、UIC更新オーバヘッドを削減すると
共に、主記憶キーのRC’ビビッに無(し主記憶容量が
増大しても主記憶キーのRC’ビビッが増大しないよう
にすることにある。
〔問題点を解決するための手段〕
上記目的は、R,Cビットを実ページ単位に持つのでは
な(、仮想空間のページ(仮想ページ)単位に持つこと
によυ達成される。具体的には、アドレス変換で使用す
るページテーブルのエントリ内にR,Cビットを設ける
〔作用〕
O5のUIC更新では、ページテーブルのRビットを連
続して読み出て。従来技術では、仮想空間では連続して
いるページであっても、実ページは不連続であV、この
ためPFT1z参照してチェインをたぐって実ページ・
アドレスを求めなければならない。しかし、本発明では
、ページテーブルの先頭と長さを指定丁れば、Rビット
を連続して読出丁ことも可能であジ、PFTのチェイン
をたぐるオーバヘッドを無くせる。また、RRB命令は
、一般には主記憶制御部にある主記憶キーを読み出さね
ばならないため、FRB命令の実行時間が長いが、主記
憶にあるページ・テーブルの参照は、一般命令(例えば
ロード命令)で読み出せ特にキャッジメモリのある装置
では高速に読出すことが可能である。
〔実施例〕
以下、本発明の一実施例を第1図により説明する。
第1図はページ・テーブル・エントリのフォーマットで
ある。ビット0,20.25は10′、ビット1〜19
はページ・フレームΦアドレス< PFRA )。
ビット21はインバリッドビットI、ビット22はペー
ジ・プロテクシ璽ン・ビットPであジ、従来技術のペー
ジ・テーブル・エントリと同じである。
ピッ) 50.51が本発明で追加されたR、Cビット
である。
アドレス変換を高速に行なうために、通常TLB(T4
cLnilcLjLtn  LervAaiLd、+ 
Bwff<h)というハードウェアに、仮想アドレスと
実アドレスの対を保存してお(。第2図はこのTLBの
エントリのフォーマットで、Vはエントリが有効である
ことを示すW動性ビット、Lは仮想アドレスのセグメン
ト番号/ページ番号、PFRAはページ・フレーム・ア
ドレスである。Cが本発明で追加されたCビットであり
、前記ページテーブルのCビットの写しである。TLB
Q内にCビットを設ける理由は、後で述べるように、実
ページが7エツチリクエストにより登録された時に、そ
の後ストアリクエストが発生した場合、正しく FTl
 1FF3のCビットを・1・にセットする目的の為で
ある。
次に、TLBの索引、アドレス変換、ページテーブルの
R,Cビットの登録について、85図。
第4図を用いて説明する。
第6図で仮想アドレスレジスタVAR1の仮想アドレス
は、まずTLB2にアドレス変換対が登録されているか
満べられる。TLB2の各エントリの有効性表示ピッ)
Fは初期値゛0′(未登録状態)であるので、最初はT
LBはヒツトしない(変換対が未登録)ため、アドレス
変換が起動される。
第4図を用いてアドレス変換を説明する。VARlのセ
グメントインデックスSXとセグメントテーブル先頭ア
ドレスレジスタ9の5TO(セグメントテーブルオリジ
ン)1に用いてセグメントテープ/I/5T10をアク
セスし、セグメントテーブルエントリを得る。次に、セ
グメントテーブルエントリ内のページテーブル先頭アド
レスPTOとVARlのページインデックスPXy用い
てページテーブルPT11fアクセスし、ページテーブ
ルエントリを得る。ページテーブルエントリ内のページ
フレームアドレスPFRAは実アドレスレジスタRAR
8に、VARlのバイトインデックスBXと合わせてセ
ットされ、またTLB2に登録される。尚、STおよび
PTは実記憶装置内に設けられている。以上は従来技術
と同じであるが、本発明では、このアドレス変換過程で
、さらに(1)  Pr11のRビットを甲にする。(
甲をストアする) (2)該アドレス変換をおこしたリクエストが、ストア
リクエストの場合にはPTllのCビットも 1′にす
る。これは、第6図のリクエストコードレジスタREQ
CR6のREQCをデコーダ7でデコードし、デコーダ
7のストアリクエストを示す出力■を用いることにより
行なわれる。
(6)上記(1)、(2)の前にPTエントリは読み出
されPFRAはTLB2に登録するが、この時、同時に
PTエントリのCビットと前記ストアリクエスト信号■
のOR信号を、T LB2に登録する。
以上をまとめると、フェッチリクエストによるアドレス
変換ではPTllのRピッ゛トを甲にし、Cビットは不
変、ストアリクエストによるアドレス変換では、PTl
lのRビットとCビット両方を甲にする〇 次に、フェッチのリクエストでTLB2に変換対が登録
されて(TLB20Cビット−O′)状り下で仮想ペー
ジにストアリクエストが発行された場合の動作を第6図
を用いて能、明する。
VAR1の仮想ページアドレスとTLB2のL部の一致
をFOR(排他論理和)6で調べ、TLの有効性表示ビ
ットV−甲を、ANI)ゲート5で調べ、これら5条件
が丁べて成立した時TLBがヒツトしたと判定する。ヒ
ツトしないTLBミスの場合にはアドレス変換が起動さ
れる。従来技術のTLBヒツト判定は、TLB2のrビ
ットが甲であることと、L部の一致の2条件であったの
に対し、本発明ではセレクタ4による条件を追加した。
セレクタ4はストアリクエストの時はICJを選択し、
フェッチリクエストの時は11′を選択する。この結果
、フェッチリクエストでTLB2に登録されていても、
TLB2のCビットかに01であるため、同じ仮想アド
レスでも7トアリクエヌトの場合にはTLBヒツトにな
らず、アドレス変換を起こす。このとき、TLBのCビ
ットが1にセットされる。
これは、フェッチリクエストによりTLBに登録された
実ページのCビットは“OIであり、その後2トアリク
エヌトが発生した場合、TLBヒツトとして扱ってアド
レス変換を起こさないと、PT内のCビットは10′の
ままとなってしまい、ストアリクエストが生じたことが
、正しくPTに反影されないからである。
以上のように処理することで、仮想ページ単位に、参照
/書込みが行なわれたかどうかを、ページ・テーブルの
R7Cビットに反映することができる。
O8がUIC更新をする場合には、ジョブに対応する仮
想空間単位でUICを更新するので、該空間が使用して
いるページテーブルエントリのRCビットを順に調べて
いけばよい。この時、PFTのチェインをたぐる必要が
なく、またロード命令のような主記憶をアクセフする命
令で読み出せるため、従来技術に比べ、高速に処理でき
る。又。
実記憶装置のアクセスは、データキャシュ(図示せず)
を用いれば高速化されることは周知であり、本発明のよ
うに笑記憶装置上のPT内にR,Cが設けられればPT
がデータキャシュに登録される、11 。
ことにより、より高速にR、C’を読出てことができる
アドレス変換をしない実アドレスによるアクセスは、そ
のアドレスの範囲を限定し、その範囲は■ページング対
象にしない、または ■該範囲の実ページにのみ、従来の主記憶キー内にR,
Cビットを持つ。
ことにし、この範囲を超えたアドレス範囲を実アドレス
でアクセスした時は、プログラム例外を発生させること
にする、本来、このような実アドレスで直接アクセスす
る領域は小さく、また限定されているため、上記■ばた
は■のようにしても問題にはならない。
なお、Rビットは複数ビットにして参照回数をカウント
する方式にし、UIC更新の周期ヲ処ばて場合にもペー
ジ・テーブルのRビラトラ複数ビットに拡張するたけで
よ(、)1−ドウエア量は増加しない。
7トア時に、TLBのC−0′のためにアトレア変換が
起きた時の処理全高速にするためには1.12 。
TLB内に、第2図で示したフィールドの他に、ページ
・テーブル・エントリ・アドレスを格納するフィールド
を追加し、このTLB内ページ・テーブル・エントリ・
アドレスを用いて、丁ぐにページ・テーブル・エントリ
のCビラトラ1′にする方式が考えられる。
7トア時のTLBのC−0′のためのアトレア変換が、
従来方式に比べると余計に発生するが、本来、TLBの
ヒツト率は極めて高(、またストアの頻度はフェッチに
比べ一般に小さい。TLBの従来方式のヒツト率を99
%、7トアの頻度を全すクエヌトの50%と仮定してみ
ると、本発明の方式でのTLBヒツト率はおよそ98%
になるだけでこのための性能低下は後述の本発明の効果
に比べ、著しく小さい。
〔発明の効果〕 本発明によれば、以下の効果がある。
(1)O8のUIC更新処理が高速化できる。
■ PFTのチェインをたぐって実ページ・アドレスを
求める必要が無い。
■ RCビットを谷照するのに、主記憶キーをアクセフ
するため処理時間の長いRRB命令を使う必要が無(、
かわやに一般の主記憶をアクセフする命令を使え、キャ
ッシュの効果も期待できる。
(2)主記憶容量が増加してもRCビットのためのメモ
リを増加させる必要がないため、ハードウェア量を削減
できる。
【図面の簡単な説明】
第1図は本発明の一実施例のページ・テーブル・エント
リのフォーマット図、第2図はTLBエントリ・フォー
マット図、第5図はT L B ノヒyトを検出するた
めの回路ブロック図、第4図はPTによるアドレヌ変換
を行なうための回路ブロック図である。 2・・・アドレ、’Ci換バ:/7ア。 4・・・セレクタ。 9・・・セグメントテーブル先頭アドレヌレジヌタ。 10・・・セグメントテーブル。 11、、、ゝ−−)f−7”″・          
 、代理人弁理士 小 川 膀 男( 15。 第 1 渦 も 3η ヒ〜/ト   アドレス衷び央A3重力第 4刀

Claims (1)

  1. 【特許請求の範囲】 1、仮想空間を構成する単位(以下、ページと称す)ご
    とに、該ページの参照頻度と、該ページ内容の書換えの
    有無を記憶する手段を持つことを特徴とする仮想記憶制
    御方式。 2、アドレス変換テーブルまたは前記ページ単位にエン
    トリを持つテーブルに前記参照頻度およびページ内容の
    書換えの有無を表示するフィールドを設けたことを特徴
    とする特許請求の範囲第1項記載の仮想記憶制御方式。 3、前記参照頻度を表示するフィールドは、アドレス変
    換過程で更新し、前記ページ内容の書換の有無を表示す
    るフィールドは、ストア・リクエストで発生したアドレ
    ス変換過程で更新することを特徴とする特許請求の範囲
    第2項記載の仮想記憶制御方式。 4、アドレス変換バッファ(以下TLBと称す)に前記
    ページ内容の書換えを表示するフィールドの写しを持ち
    、ストア・リクエストで該TLBを参照した時は、フェ
    ッチ・リクエスト時に該TLBがヒットしたと判定する
    条件の他に、該TLB内の該ページ内容の書換を表示す
    るフィールドの内容もヒット条件に加え、ページの書換
    えがされていない場合には、TLBにヒットしないとし
    て、アドレス変換過程を起動することを特徴とする特許
    請求の範囲第2項記載の仮想記憶制御方式。
JP62093012A 1987-04-17 1987-04-17 仮想記憶制御方式 Pending JPS63259749A (ja)

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JP62093012A JPS63259749A (ja) 1987-04-17 1987-04-17 仮想記憶制御方式
DE19883812602 DE3812602A1 (de) 1987-04-17 1988-04-15 Verfahren und system zum steuern eines virtuellen speichers

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JP62093012A JPS63259749A (ja) 1987-04-17 1987-04-17 仮想記憶制御方式

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JPS63259749A true JPS63259749A (ja) 1988-10-26

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JP62093012A Pending JPS63259749A (ja) 1987-04-17 1987-04-17 仮想記憶制御方式

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JPH087717B2 (ja) * 1991-09-03 1996-01-29 富士通株式会社 動的アドレス変換処理装置
GB2260629B (en) * 1991-10-16 1995-07-26 Intel Corp A segment descriptor cache for a microprocessor

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JPS56169281A (en) * 1980-06-02 1981-12-25 Hitachi Ltd Data processor

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