JPS63259749A - 仮想記憶制御方式 - Google Patents
仮想記憶制御方式Info
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- JPS63259749A JPS63259749A JP62093012A JP9301287A JPS63259749A JP S63259749 A JPS63259749 A JP S63259749A JP 62093012 A JP62093012 A JP 62093012A JP 9301287 A JP9301287 A JP 9301287A JP S63259749 A JPS63259749 A JP S63259749A
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- 238000000034 method Methods 0.000 claims description 14
- 238000003860 storage Methods 0.000 abstract description 14
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- 101100503482 Arabidopsis thaliana FTSH5 gene Proteins 0.000 description 2
- 101150082136 VAR1 gene Proteins 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、仮想記憶制御方式に係る。
アイビーエムシステム６７０プリンシプルオプオペレー
シＨ：／ （ＩＥＭ Ｓｙ＜Ｊ−４ｍ ５７０ Ｐ４Ｌ
ｎｃ、ＬｐＪ、＜ ｔｌＯｐｈａ、ｔＬズ１ｒｖｎ）に
示されるような仮想記憶方式の情報処理装置では、一般
に仮想記憶域はページという単位（たとえば４ＫＢ＞に
分割されている。これらページのうち使用頻度の高いも
のだけが実記憶装置に入っており、使用頻度の低いもの
は補助記憶装置に入っている。そしてページが補助記憶
装置に追出されることをページ・アウトといい、補助記
憶装置から再び実記憶装置に読み込むことをページ・イ
ンといい、これらの処理をまとめてページングという。
シＨ：／ （ＩＥＭ Ｓｙ＜Ｊ−４ｍ ５７０ Ｐ４Ｌ
ｎｃ、ＬｐＪ、＜ ｔｌＯｐｈａ、ｔＬズ１ｒｖｎ）に
示されるような仮想記憶方式の情報処理装置では、一般
に仮想記憶域はページという単位（たとえば４ＫＢ＞に
分割されている。これらページのうち使用頻度の高いも
のだけが実記憶装置に入っており、使用頻度の低いもの
は補助記憶装置に入っている。そしてページが補助記憶
装置に追出されることをページ・アウトといい、補助記
憶装置から再び実記憶装置に読み込むことをページ・イ
ンといい、これらの処理をまとめてページングという。
このページ・アウトをする時には、使用中の各実ページ
の使用頻度を調べ、最近最も使用されていない実ページ
を選び出し、ページ・アウトする。この場合の使用頻度
を示す情報として使用されるのが非参照時間間隔カウン
ト。
の使用頻度を調べ、最近最も使用されていない実ページ
を選び出し、ページ・アウトする。この場合の使用頻度
を示す情報として使用されるのが非参照時間間隔カウン
ト。
Ｕ Ｉ Ｃ（Ｕｎ４４ｆ４ａ、＜ｘａ４ｃｌ Ｉｎｊ、
、＋ｈｖａｌ Ｃｖｖ、ｒｄ、 ） テあるそして、各
実ページの使用頻度を示すためのハードウェアとして、
実ページごとにある主記憶キーの中にｊ？ （Ｒ４ｆ４
４４ｎａ４）ビットがある。Ｒビットは対応する夾ベー
ジが参照されれば”１”にセットされ、参照されてなけ
れば“０°のままである。オペレーテング・システム（
Ｏ５）は、一定の周期でＲＲＢ命令（Ｒ４，１４χＲ４
Ｉ−Ｌ４４７Ｌ九Ｂｋ差命令）を調べるべき実ページの
数たけ発行する、調べるべきページは、ジロブ対応にあ
る空間が使用している実記憶装置のページであジ、ペー
ジ・フレーム・テーブル（ＰＦＴ）にチェインされてい
る。ｏｓはこのチェインをたぐ９ながらＲＲＢ命令全発
行する。
、＋ｈｖａｌ Ｃｖｖ、ｒｄ、 ） テあるそして、各
実ページの使用頻度を示すためのハードウェアとして、
実ページごとにある主記憶キーの中にｊ？ （Ｒ４ｆ４
４４ｎａ４）ビットがある。Ｒビットは対応する夾ベー
ジが参照されれば”１”にセットされ、参照されてなけ
れば“０°のままである。オペレーテング・システム（
Ｏ５）は、一定の周期でＲＲＢ命令（Ｒ４，１４χＲ４
Ｉ−Ｌ４４７Ｌ九Ｂｋ差命令）を調べるべき実ページの
数たけ発行する、調べるべきページは、ジロブ対応にあ
る空間が使用している実記憶装置のページであジ、ペー
ジ・フレーム・テーブル（ＰＦＴ）にチェインされてい
る。ｏｓはこのチェインをたぐ９ながらＲＲＢ命令全発
行する。
一定周期で発行される複数ＲＲＢ命令の各命令は、対応
する一つの央ページに対して夫々次の一連の制御を実行
する。
する一つの央ページに対して夫々次の一連の制御を実行
する。
■、主記憶キーをアクセスし対応する実ページについて
のＲ，Ｃビットを調べる。■、対応する笑ページがその
一定周期の期間内に参照されていないことｆＲビビッが
示す場合（すなわちＲ＝ｏ）、ＵＩＣに１を加算する。
のＲ，Ｃビットを調べる。■、対応する笑ページがその
一定周期の期間内に参照されていないことｆＲビビッが
示す場合（すなわちＲ＝ｏ）、ＵＩＣに１を加算する。
■、参照されている場合（丁なわちＲ＝１）には、ＵＩ
Ｃを０にリセットする。又、このときＲビットは０にリ
セットされる。
Ｃを０にリセットする。又、このときＲビットは０にリ
セットされる。
このようにして、ＲＲＢ命令が発行されることにより各
実ページの参照状況がＵＩＣに反映されることになる。
実ページの参照状況がＵＩＣに反映されることになる。
ＵＩＣＯ値の大きな災ページがページ・アウトの対象に
なるが、この時、もし該芙ページが実記憶装置に存在し
ている間に、その内容が書換えら、 ６ 。
なるが、この時、もし該芙ページが実記憶装置に存在し
ている間に、その内容が書換えら、 ６ 。
れていた場合は、該笑ページの内容を補助記憶装置に書
戻丁必要がある。しかし、もし何ら督換わっていなけれ
ば、同一の内容が補助記憶装置に残っているため、誓戻
丁必要はない。そこで、実ページが沓換見られたかどう
かを示すハードウェアとして、前記の主記憶キーの中に
さらにＣ（ＣＬａｎＰ）ビットを持ち、魯込みが行なゎ
ｎると、′１′になる。
戻丁必要がある。しかし、もし何ら督換わっていなけれ
ば、同一の内容が補助記憶装置に残っているため、誓戻
丁必要はない。そこで、実ページが沓換見られたかどう
かを示すハードウェアとして、前記の主記憶キーの中に
さらにＣ（ＣＬａｎＰ）ビットを持ち、魯込みが行なゎ
ｎると、′１′になる。
従って、上記従来技術においてはＯ８はＰＦＴを参照し
て、チェインをたぐりながらＲＲＢ命令で調べるべきペ
ージを駒べＲＲＢ命令を調べるべきページの数と同じ回
数発行しなければならない。
て、チェインをたぐりながらＲＲＢ命令で調べるべきペ
ージを駒べＲＲＢ命令を調べるべきページの数と同じ回
数発行しなければならない。
コノタメ、Ｕ Ｉ Ｃ更新処理時間のオーバヘッドが太
きい。しかも、実記憶容量は年々増大していルタメ調ベ
ルヘキページ数が増加しこのオーバヘッドもそれに比例
して増大する、 実記憶容量増大に伴７’：Ｃうもう一つの問題は、ＲＣ
ピッ）ｋ格納している主記憶キーの容量も比例して増大
することである。
きい。しかも、実記憶容量は年々増大していルタメ調ベ
ルヘキページ数が増加しこのオーバヘッドもそれに比例
して増大する、 実記憶容量増大に伴７’：Ｃうもう一つの問題は、ＲＣ
ピッ）ｋ格納している主記憶キーの容量も比例して増大
することである。
、４ 。
本発明の目的は、ＵＩＣ更新オーバヘッドを削減すると
共に、主記憶キーのＲＣ’ビビッに無（し主記憶容量が
増大しても主記憶キーのＲＣ’ビビッが増大しないよう
にすることにある。
共に、主記憶キーのＲＣ’ビビッに無（し主記憶容量が
増大しても主記憶キーのＲＣ’ビビッが増大しないよう
にすることにある。
上記目的は、Ｒ，Ｃビットを実ページ単位に持つのでは
な（、仮想空間のページ（仮想ページ）単位に持つこと
によυ達成される。具体的には、アドレス変換で使用す
るページテーブルのエントリ内にＲ，Ｃビットを設ける
。
な（、仮想空間のページ（仮想ページ）単位に持つこと
によυ達成される。具体的には、アドレス変換で使用す
るページテーブルのエントリ内にＲ，Ｃビットを設ける
。
Ｏ５のＵＩＣ更新では、ページテーブルのＲビットを連
続して読み出て。従来技術では、仮想空間では連続して
いるページであっても、実ページは不連続であＶ、この
ためＰＦＴ１ｚ参照してチェインをたぐって実ページ・
アドレスを求めなければならない。しかし、本発明では
、ページテーブルの先頭と長さを指定丁れば、Ｒビット
を連続して読出丁ことも可能であジ、ＰＦＴのチェイン
をたぐるオーバヘッドを無くせる。また、ＲＲＢ命令は
、一般には主記憶制御部にある主記憶キーを読み出さね
ばならないため、ＦＲＢ命令の実行時間が長いが、主記
憶にあるページ・テーブルの参照は、一般命令（例えば
ロード命令）で読み出せ特にキャッジメモリのある装置
では高速に読出すことが可能である。
続して読み出て。従来技術では、仮想空間では連続して
いるページであっても、実ページは不連続であＶ、この
ためＰＦＴ１ｚ参照してチェインをたぐって実ページ・
アドレスを求めなければならない。しかし、本発明では
、ページテーブルの先頭と長さを指定丁れば、Ｒビット
を連続して読出丁ことも可能であジ、ＰＦＴのチェイン
をたぐるオーバヘッドを無くせる。また、ＲＲＢ命令は
、一般には主記憶制御部にある主記憶キーを読み出さね
ばならないため、ＦＲＢ命令の実行時間が長いが、主記
憶にあるページ・テーブルの参照は、一般命令（例えば
ロード命令）で読み出せ特にキャッジメモリのある装置
では高速に読出すことが可能である。
以下、本発明の一実施例を第１図により説明する。
第１図はページ・テーブル・エントリのフォーマットで
ある。ビット０，２０．２５は１０′、ビット１〜１９
はページ・フレームΦアドレス＜ ＰＦＲＡ ）。
ある。ビット０，２０．２５は１０′、ビット１〜１９
はページ・フレームΦアドレス＜ ＰＦＲＡ ）。
ビット２１はインバリッドビットＩ、ビット２２はペー
ジ・プロテクシ璽ン・ビットＰであジ、従来技術のペー
ジ・テーブル・エントリと同じである。
ジ・プロテクシ璽ン・ビットＰであジ、従来技術のペー
ジ・テーブル・エントリと同じである。
ピッ） ５０．５１が本発明で追加されたＲ、Ｃビット
である。
である。
アドレス変換を高速に行なうために、通常ＴＬＢ（Ｔ４
ｃＬｎｉｌｃＬｊＬｔｎ ＬｅｒｖＡａｉＬｄ、＋
Ｂｗｆｆ＜ｈ）というハードウェアに、仮想アドレスと
実アドレスの対を保存してお（。第２図はこのＴＬＢの
エントリのフォーマットで、Ｖはエントリが有効である
ことを示すＷ動性ビット、Ｌは仮想アドレスのセグメン
ト番号／ページ番号、ＰＦＲＡはページ・フレーム・ア
ドレスである。Ｃが本発明で追加されたＣビットであり
、前記ページテーブルのＣビットの写しである。ＴＬＢ
Ｑ内にＣビットを設ける理由は、後で述べるように、実
ページが７エツチリクエストにより登録された時に、そ
の後ストアリクエストが発生した場合、正しく ＦＴｌ
１ＦＦ３のＣビットを・１・にセットする目的の為で
ある。
ｃＬｎｉｌｃＬｊＬｔｎ ＬｅｒｖＡａｉＬｄ、＋
Ｂｗｆｆ＜ｈ）というハードウェアに、仮想アドレスと
実アドレスの対を保存してお（。第２図はこのＴＬＢの
エントリのフォーマットで、Ｖはエントリが有効である
ことを示すＷ動性ビット、Ｌは仮想アドレスのセグメン
ト番号／ページ番号、ＰＦＲＡはページ・フレーム・ア
ドレスである。Ｃが本発明で追加されたＣビットであり
、前記ページテーブルのＣビットの写しである。ＴＬＢ
Ｑ内にＣビットを設ける理由は、後で述べるように、実
ページが７エツチリクエストにより登録された時に、そ
の後ストアリクエストが発生した場合、正しく ＦＴｌ
１ＦＦ３のＣビットを・１・にセットする目的の為で
ある。
次に、ＴＬＢの索引、アドレス変換、ページテーブルの
Ｒ，Ｃビットの登録について、８５図。
Ｒ，Ｃビットの登録について、８５図。
第４図を用いて説明する。
第６図で仮想アドレスレジスタＶＡＲ１の仮想アドレス
は、まずＴＬＢ２にアドレス変換対が登録されているか
満べられる。ＴＬＢ２の各エントリの有効性表示ピッ）
Ｆは初期値゛０′（未登録状態）であるので、最初はＴ
ＬＢはヒツトしない（変換対が未登録）ため、アドレス
変換が起動される。
は、まずＴＬＢ２にアドレス変換対が登録されているか
満べられる。ＴＬＢ２の各エントリの有効性表示ピッ）
Ｆは初期値゛０′（未登録状態）であるので、最初はＴ
ＬＢはヒツトしない（変換対が未登録）ため、アドレス
変換が起動される。
第４図を用いてアドレス変換を説明する。ＶＡＲｌのセ
グメントインデックスＳＸとセグメントテーブル先頭ア
ドレスレジスタ９の５ＴＯ（セグメントテーブルオリジ
ン）１に用いてセグメントテープ／Ｉ／５Ｔ１０をアク
セスし、セグメントテーブルエントリを得る。次に、セ
グメントテーブルエントリ内のページテーブル先頭アド
レスＰＴＯとＶＡＲｌのページインデックスＰＸｙ用い
てページテーブルＰＴ１１ｆアクセスし、ページテーブ
ルエントリを得る。ページテーブルエントリ内のページ
フレームアドレスＰＦＲＡは実アドレスレジスタＲＡＲ
８に、ＶＡＲｌのバイトインデックスＢＸと合わせてセ
ットされ、またＴＬＢ２に登録される。尚、ＳＴおよび
ＰＴは実記憶装置内に設けられている。以上は従来技術
と同じであるが、本発明では、このアドレス変換過程で
、さらに（１） Ｐｒ１１のＲビットを甲にする。（
甲をストアする） （２）該アドレス変換をおこしたリクエストが、ストア
リクエストの場合にはＰＴｌｌのＣビットも １′にす
る。これは、第６図のリクエストコードレジスタＲＥＱ
ＣＲ６のＲＥＱＣをデコーダ７でデコードし、デコーダ
７のストアリクエストを示す出力■を用いることにより
行なわれる。
グメントインデックスＳＸとセグメントテーブル先頭ア
ドレスレジスタ９の５ＴＯ（セグメントテーブルオリジ
ン）１に用いてセグメントテープ／Ｉ／５Ｔ１０をアク
セスし、セグメントテーブルエントリを得る。次に、セ
グメントテーブルエントリ内のページテーブル先頭アド
レスＰＴＯとＶＡＲｌのページインデックスＰＸｙ用い
てページテーブルＰＴ１１ｆアクセスし、ページテーブ
ルエントリを得る。ページテーブルエントリ内のページ
フレームアドレスＰＦＲＡは実アドレスレジスタＲＡＲ
８に、ＶＡＲｌのバイトインデックスＢＸと合わせてセ
ットされ、またＴＬＢ２に登録される。尚、ＳＴおよび
ＰＴは実記憶装置内に設けられている。以上は従来技術
と同じであるが、本発明では、このアドレス変換過程で
、さらに（１） Ｐｒ１１のＲビットを甲にする。（
甲をストアする） （２）該アドレス変換をおこしたリクエストが、ストア
リクエストの場合にはＰＴｌｌのＣビットも １′にす
る。これは、第６図のリクエストコードレジスタＲＥＱ
ＣＲ６のＲＥＱＣをデコーダ７でデコードし、デコーダ
７のストアリクエストを示す出力■を用いることにより
行なわれる。
（６）上記（１）、（２）の前にＰＴエントリは読み出
されＰＦＲＡはＴＬＢ２に登録するが、この時、同時に
ＰＴエントリのＣビットと前記ストアリクエスト信号■
のＯＲ信号を、Ｔ ＬＢ２に登録する。
されＰＦＲＡはＴＬＢ２に登録するが、この時、同時に
ＰＴエントリのＣビットと前記ストアリクエスト信号■
のＯＲ信号を、Ｔ ＬＢ２に登録する。
以上をまとめると、フェッチリクエストによるアドレス
変換ではＰＴｌｌのＲピッ゛トを甲にし、Ｃビットは不
変、ストアリクエストによるアドレス変換では、ＰＴｌ
ｌのＲビットとＣビット両方を甲にする〇 次に、フェッチのリクエストでＴＬＢ２に変換対が登録
されて（ＴＬＢ２０Ｃビット−Ｏ′）状り下で仮想ペー
ジにストアリクエストが発行された場合の動作を第６図
を用いて能、明する。
変換ではＰＴｌｌのＲピッ゛トを甲にし、Ｃビットは不
変、ストアリクエストによるアドレス変換では、ＰＴｌ
ｌのＲビットとＣビット両方を甲にする〇 次に、フェッチのリクエストでＴＬＢ２に変換対が登録
されて（ＴＬＢ２０Ｃビット−Ｏ′）状り下で仮想ペー
ジにストアリクエストが発行された場合の動作を第６図
を用いて能、明する。
ＶＡＲ１の仮想ページアドレスとＴＬＢ２のＬ部の一致
をＦＯＲ（排他論理和）６で調べ、ＴＬの有効性表示ビ
ットＶ−甲を、ＡＮＩ）ゲート５で調べ、これら５条件
が丁べて成立した時ＴＬＢがヒツトしたと判定する。ヒ
ツトしないＴＬＢミスの場合にはアドレス変換が起動さ
れる。従来技術のＴＬＢヒツト判定は、ＴＬＢ２のｒビ
ットが甲であることと、Ｌ部の一致の２条件であったの
に対し、本発明ではセレクタ４による条件を追加した。
をＦＯＲ（排他論理和）６で調べ、ＴＬの有効性表示ビ
ットＶ−甲を、ＡＮＩ）ゲート５で調べ、これら５条件
が丁べて成立した時ＴＬＢがヒツトしたと判定する。ヒ
ツトしないＴＬＢミスの場合にはアドレス変換が起動さ
れる。従来技術のＴＬＢヒツト判定は、ＴＬＢ２のｒビ
ットが甲であることと、Ｌ部の一致の２条件であったの
に対し、本発明ではセレクタ４による条件を追加した。
セレクタ４はストアリクエストの時はＩＣＪを選択し、
フェッチリクエストの時は１１′を選択する。この結果
、フェッチリクエストでＴＬＢ２に登録されていても、
ＴＬＢ２のＣビットかに０１であるため、同じ仮想アド
レスでも７トアリクエヌトの場合にはＴＬＢヒツトにな
らず、アドレス変換を起こす。このとき、ＴＬＢのＣビ
ットが１にセットされる。
フェッチリクエストの時は１１′を選択する。この結果
、フェッチリクエストでＴＬＢ２に登録されていても、
ＴＬＢ２のＣビットかに０１であるため、同じ仮想アド
レスでも７トアリクエヌトの場合にはＴＬＢヒツトにな
らず、アドレス変換を起こす。このとき、ＴＬＢのＣビ
ットが１にセットされる。
これは、フェッチリクエストによりＴＬＢに登録された
実ページのＣビットは“ＯＩであり、その後２トアリク
エヌトが発生した場合、ＴＬＢヒツトとして扱ってアド
レス変換を起こさないと、ＰＴ内のＣビットは１０′の
ままとなってしまい、ストアリクエストが生じたことが
、正しくＰＴに反影されないからである。
実ページのＣビットは“ＯＩであり、その後２トアリク
エヌトが発生した場合、ＴＬＢヒツトとして扱ってアド
レス変換を起こさないと、ＰＴ内のＣビットは１０′の
ままとなってしまい、ストアリクエストが生じたことが
、正しくＰＴに反影されないからである。
以上のように処理することで、仮想ページ単位に、参照
／書込みが行なわれたかどうかを、ページ・テーブルの
Ｒ７Ｃビットに反映することができる。
／書込みが行なわれたかどうかを、ページ・テーブルの
Ｒ７Ｃビットに反映することができる。
Ｏ８がＵＩＣ更新をする場合には、ジョブに対応する仮
想空間単位でＵＩＣを更新するので、該空間が使用して
いるページテーブルエントリのＲＣビットを順に調べて
いけばよい。この時、ＰＦＴのチェインをたぐる必要が
なく、またロード命令のような主記憶をアクセフする命
令で読み出せるため、従来技術に比べ、高速に処理でき
る。又。
想空間単位でＵＩＣを更新するので、該空間が使用して
いるページテーブルエントリのＲＣビットを順に調べて
いけばよい。この時、ＰＦＴのチェインをたぐる必要が
なく、またロード命令のような主記憶をアクセフする命
令で読み出せるため、従来技術に比べ、高速に処理でき
る。又。
実記憶装置のアクセスは、データキャシュ（図示せず）
を用いれば高速化されることは周知であり、本発明のよ
うに笑記憶装置上のＰＴ内にＲ，Ｃが設けられればＰＴ
がデータキャシュに登録される、１１ 。
を用いれば高速化されることは周知であり、本発明のよ
うに笑記憶装置上のＰＴ内にＲ，Ｃが設けられればＰＴ
がデータキャシュに登録される、１１ 。
ことにより、より高速にＲ、Ｃ’を読出てことができる
。
。
アドレス変換をしない実アドレスによるアクセスは、そ
のアドレスの範囲を限定し、その範囲は■ページング対
象にしない、または ■該範囲の実ページにのみ、従来の主記憶キー内にＲ，
Ｃビットを持つ。
のアドレスの範囲を限定し、その範囲は■ページング対
象にしない、または ■該範囲の実ページにのみ、従来の主記憶キー内にＲ，
Ｃビットを持つ。
ことにし、この範囲を超えたアドレス範囲を実アドレス
でアクセスした時は、プログラム例外を発生させること
にする、本来、このような実アドレスで直接アクセスす
る領域は小さく、また限定されているため、上記■ばた
は■のようにしても問題にはならない。
でアクセスした時は、プログラム例外を発生させること
にする、本来、このような実アドレスで直接アクセスす
る領域は小さく、また限定されているため、上記■ばた
は■のようにしても問題にはならない。
なお、Ｒビットは複数ビットにして参照回数をカウント
する方式にし、ＵＩＣ更新の周期ヲ処ばて場合にもペー
ジ・テーブルのＲビラトラ複数ビットに拡張するたけで
よ（、）１−ドウエア量は増加しない。
する方式にし、ＵＩＣ更新の周期ヲ処ばて場合にもペー
ジ・テーブルのＲビラトラ複数ビットに拡張するたけで
よ（、）１−ドウエア量は増加しない。
７トア時に、ＴＬＢのＣ−０′のためにアトレア変換が
起きた時の処理全高速にするためには１．１２ 。
起きた時の処理全高速にするためには１．１２ 。
ＴＬＢ内に、第２図で示したフィールドの他に、ページ
・テーブル・エントリ・アドレスを格納するフィールド
を追加し、このＴＬＢ内ページ・テーブル・エントリ・
アドレスを用いて、丁ぐにページ・テーブル・エントリ
のＣビラトラ１′にする方式が考えられる。
・テーブル・エントリ・アドレスを格納するフィールド
を追加し、このＴＬＢ内ページ・テーブル・エントリ・
アドレスを用いて、丁ぐにページ・テーブル・エントリ
のＣビラトラ１′にする方式が考えられる。
７トア時のＴＬＢのＣ−０′のためのアトレア変換が、
従来方式に比べると余計に発生するが、本来、ＴＬＢの
ヒツト率は極めて高（、またストアの頻度はフェッチに
比べ一般に小さい。ＴＬＢの従来方式のヒツト率を９９
％、７トアの頻度を全すクエヌトの５０％と仮定してみ
ると、本発明の方式でのＴＬＢヒツト率はおよそ９８％
になるだけでこのための性能低下は後述の本発明の効果
に比べ、著しく小さい。
従来方式に比べると余計に発生するが、本来、ＴＬＢの
ヒツト率は極めて高（、またストアの頻度はフェッチに
比べ一般に小さい。ＴＬＢの従来方式のヒツト率を９９
％、７トアの頻度を全すクエヌトの５０％と仮定してみ
ると、本発明の方式でのＴＬＢヒツト率はおよそ９８％
になるだけでこのための性能低下は後述の本発明の効果
に比べ、著しく小さい。
〔発明の効果〕
本発明によれば、以下の効果がある。
（１）Ｏ８のＵＩＣ更新処理が高速化できる。
■ ＰＦＴのチェインをたぐって実ページ・アドレスを
求める必要が無い。
求める必要が無い。
■ ＲＣビットを谷照するのに、主記憶キーをアクセフ
するため処理時間の長いＲＲＢ命令を使う必要が無（、
かわやに一般の主記憶をアクセフする命令を使え、キャ
ッシュの効果も期待できる。
するため処理時間の長いＲＲＢ命令を使う必要が無（、
かわやに一般の主記憶をアクセフする命令を使え、キャ
ッシュの効果も期待できる。
（２）主記憶容量が増加してもＲＣビットのためのメモ
リを増加させる必要がないため、ハードウェア量を削減
できる。
リを増加させる必要がないため、ハードウェア量を削減
できる。
第１図は本発明の一実施例のページ・テーブル・エント
リのフォーマット図、第２図はＴＬＢエントリ・フォー
マット図、第５図はＴ Ｌ Ｂ ノヒｙトを検出するた
めの回路ブロック図、第４図はＰＴによるアドレヌ変換
を行なうための回路ブロック図である。 ２・・・アドレ、’Ｃｉ換バ：／７ア。 ４・・・セレクタ。 ９・・・セグメントテーブル先頭アドレヌレジヌタ。 １０・・・セグメントテーブル。 １１、、、ゝ−−）ｆ−７”″・
、代理人弁理士 小 川 膀 男（ １５。 第 １ 渦 も ３η ヒ〜／ト アドレス衷び央Ａ３重力第 ４刀
リのフォーマット図、第２図はＴＬＢエントリ・フォー
マット図、第５図はＴ Ｌ Ｂ ノヒｙトを検出するた
めの回路ブロック図、第４図はＰＴによるアドレヌ変換
を行なうための回路ブロック図である。 ２・・・アドレ、’Ｃｉ換バ：／７ア。 ４・・・セレクタ。 ９・・・セグメントテーブル先頭アドレヌレジヌタ。 １０・・・セグメントテーブル。 １１、、、ゝ−−）ｆ−７”″・
、代理人弁理士 小 川 膀 男（ １５。 第 １ 渦 も ３η ヒ〜／ト アドレス衷び央Ａ３重力第 ４刀
Claims (1)
- 【特許請求の範囲】 １、仮想空間を構成する単位（以下、ページと称す）ご
とに、該ページの参照頻度と、該ページ内容の書換えの
有無を記憶する手段を持つことを特徴とする仮想記憶制
御方式。 ２、アドレス変換テーブルまたは前記ページ単位にエン
トリを持つテーブルに前記参照頻度およびページ内容の
書換えの有無を表示するフィールドを設けたことを特徴
とする特許請求の範囲第１項記載の仮想記憶制御方式。 ３、前記参照頻度を表示するフィールドは、アドレス変
換過程で更新し、前記ページ内容の書換の有無を表示す
るフィールドは、ストア・リクエストで発生したアドレ
ス変換過程で更新することを特徴とする特許請求の範囲
第２項記載の仮想記憶制御方式。 ４、アドレス変換バッファ（以下ＴＬＢと称す）に前記
ページ内容の書換えを表示するフィールドの写しを持ち
、ストア・リクエストで該ＴＬＢを参照した時は、フェ
ッチ・リクエスト時に該ＴＬＢがヒットしたと判定する
条件の他に、該ＴＬＢ内の該ページ内容の書換を表示す
るフィールドの内容もヒット条件に加え、ページの書換
えがされていない場合には、ＴＬＢにヒットしないとし
て、アドレス変換過程を起動することを特徴とする特許
請求の範囲第２項記載の仮想記憶制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093012A JPS63259749A (ja) | 1987-04-17 | 1987-04-17 | 仮想記憶制御方式 |
| DE19883812602 DE3812602A1 (de) | 1987-04-17 | 1988-04-15 | Verfahren und system zum steuern eines virtuellen speichers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62093012A JPS63259749A (ja) | 1987-04-17 | 1987-04-17 | 仮想記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63259749A true JPS63259749A (ja) | 1988-10-26 |
Family
ID=14070518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62093012A Pending JPS63259749A (ja) | 1987-04-17 | 1987-04-17 | 仮想記憶制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63259749A (ja) |
| DE (1) | DE3812602A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH087717B2 (ja) * | 1991-09-03 | 1996-01-29 | 富士通株式会社 | 動的アドレス変換処理装置 |
| GB2260629B (en) * | 1991-10-16 | 1995-07-26 | Intel Corp | A segment descriptor cache for a microprocessor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169281A (en) * | 1980-06-02 | 1981-12-25 | Hitachi Ltd | Data processor |
-
1987
- 1987-04-17 JP JP62093012A patent/JPS63259749A/ja active Pending
-
1988
- 1988-04-15 DE DE19883812602 patent/DE3812602A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| DE3812602A1 (de) | 1988-11-03 |
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