JPH087717B2

JPH087717B2 - 動的アドレス変換処理装置

Info

Publication number: JPH087717B2
Application number: JP3222575A
Authority: JP
Inventors: 英樹坂田; 田中　　勉; 高夫加藤; 治彦上埜; 明寿猪野; 義博草野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-09-03
Filing date: 1991-09-03
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: US5497469A; CA2077297C; EP0531123B1; DE69227740T2; EP0531123A1; CA2077297A1; AU2204992A; DE69227740D1; AU638382B2; JPH0561773A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は動的アドレス変換（ＤＡ
Ｔ）機能を有するデータ処理装置の性能を向上するため
の動的アドレス変換処理装置に関し、特に、主記憶内に
格納されているページテーブルエントリに含まれる更新
ビットの変更を高速で行うことのできる動的アドレス変
換処理装置に関する。

【０００２】

【従来の技術】近年、データ処理装置を使用するプログ
ラマが記憶装置の容量を意識することなく、それよりも
はるかに大きい容量の仮想アドレス空間を使用してプロ
グラムを作成することができる仮想記憶方式が開発され
た。動的アドレス変換処理装置は、仮想記憶方式を実現
するために、データ処理装置のハードウエアに装備され
るものである。

【０００３】仮想アドレス空間は主記憶および全ての外
部記憶装置を含んだ論理的メモリ上に保持されている。
一方、ハードウエア上でＣＰＵからアクセスすることが
できるのは主記憶のみである。主記憶内に存在しないメ
モリロケーションにアクセスしようとする場合はそのメ
モリロケーションを主記憶内へ移動しなければならな
い。

【０００４】動的アドレス変換装置は、プログラムの命
令に含まれる仮想アドレスを、主記憶上に物理的に保持
されている実アドレスに変換する。動的アドレス変換処
理装置においては、主記憶はページ単位に分割される。
仮想アドレス空間もペ−ジ単位に分割され、主記憶のペ
ージと対応付けられる。

【０００５】仮想アドレス空間は、更に、ぺージより大
きな単位のセグメントに分割され、いくつかのページに
よって一つのセグメントが形成される。更に大きな仮想
アドレス空間は数段のアクセス単位で分割される。ここ
ではページとセグメントの２段アクセスの動的アドレス
変換について述べる。

【０００６】図６は、従来の２段アクセスの動的アドレ
ス変換処理装置の構成を示す。図６において、１はＣＰ
Ｕ、２は主記憶である。主記憶２には各種データと共
に、動的アドレス変換のためのセグメントテーブル３お
よびページテーブル４が格納されている。

【０００７】ＣＰＵ１は、主記憶２に対する実アドレス
によるアクセス動作を制御する物理主記憶アクセス制御
部１Ａと、仮想アドレスによる仮想メモリに対する論理
的アクセス動作を制御する論理記憶アクセス制御部１Ｂ
とを有する。

【０００８】物理主記憶アクセス制御部１Ａは、動的ア
ドレス変換動作を制御するＤＡＴ制御部７とキャッシュ
６とを有する。ＤＡＴ制御部７は、論理記憶アクセス制
御部１Ｂから受領した仮想アドレスを実アドレスに変換
し、この実アドレスを主記憶２およびキャッシュ６に供
給する。

【０００９】キャッシュ６は主記憶２よりも高速のメモ
リで構成されており、動的アドレス変換のために主記憶
２とＤＡＴ制御部７との間で授受されるセグメントテー
ブル３およびページテーブル４の内容をアクセスの頻度
に応じて優先的に格納する。アクセスがあった時、もし
キャッシュ６に該当するデータが登録されていれば、そ
のデータは主記憶２でなくキャッシュ６から取り出され
るようになっている。

【００１０】論理主記憶アクセス制御部１Ｂは、プログ
ラムの命令を解読する命令ユニット（ＩＵ）からの命令
のオペランドに含まれる仮想アドレスを入力し、それを
ＤＡＴ制御部７へ送出する仮想アドレスレジスタ８と、
仮想アドレスと実アドレスとを対応表の形式で格納し仮
想アドレスによって索引されることにより実アドレスを
出力する変換索引バッファ（ＴＬＢという）９とを有す
る。

【００１１】図７はＤＡＴ制御部７で行われる動的アド
レス変換の基本動作を示す。図７において、仮想アドレ
スレジスタ８内の仮想アドレスはセグメント番号、ペー
ジ番号およびオフセット（ページ内変位）を含んでい
る。ＳＴＤはセグメントテーブル３の先頭アドレスおよ
びその長さに関する情報であるセグメントテーブルベー
スを格納するレジスタである。

【００１２】セグメントテーブル３は、複数個のセグメ
ントテーブルエントリ（以下ＳＴＥという）からなる。
各ＳＴＥはページテーブル４と対応しページテーブルベ
ースを含んでいる。ページテーブルベースは、ページテ
ーブル４の先頭アドレスおよびページテーブルの長さに
関する情報である。

【００１３】ページテーブル４は、複数のページテーブ
ルエントリ（以下ＰＴＥという）からなる。各ＰＴＥ
は、ページフレーム番号、更新ビットＣ、参照ビットＲ
および保護ビットＰを含んでいる。ページフレーム番号
は、求められるべき実アドレスの上位ビットを示す。こ
のページフレーム番号と仮想アドレスに含まれるオフセ
ットとを連結することによって、実アドレスが得られ
る。

【００１４】ＰＴＥの参照ビットＲは、対応するページ
が最初にアクセスされた時に０から１に変更される。更
新ビットＣは、対応するページが最初に書き換えられた
時に０から１に変更される。保護ビットＰは、１のとき
ページに対する書き込みを禁止する。

【００１５】ＤＡＴ処理装置の動作は次のとおりであ
る。（１）ＩＵからあるページのあるメモリロケーションに
対するアクセス（読み出しまたは書き込み）の命令が発
行されると、その命令のオペランドに含まれる仮想アド
レスが仮想アドレスレジスタ８を介してＤＡＴ制御部７
へ送られる。

【００１６】最初に、仮想アドレスのセグメント番号が
ＳＴＤのセグメントテーブルベースによってチェックさ
れる。もしセグメント番号がセグメントテーブルの範囲
外であれば例外が認識される。

【００１７】（２）範囲チェックに合格すると、セグメ
ントテーブルベースと仮想アドレスのセグメント番号と
によってＳＴＥが格納されている実アドレスが求められ
る。このＳＴＥアドレスによって主記憶２（またはキャ
ッシュ６）からＳＴＥが取り出される。

【００１８】（３）取り出されたＳＴＥの値によって、
仮想アドレスのページ番号の範囲が検査される。範囲外
であれば例外が認識される。

【００１９】（４）範囲チェックに合格すると、ＳＴＥ
のページテーブルべースと仮想アドレスのページ番号と
からＰＴＥが格納されている実アドレス（ＰＴＥアドレ
ス）が求められる。このＰＴＥアドレスによって、主記
憶２からＰＴＥが取り出される。

【００２０】（５）以上の変換過程で、例外が認識され
ず、且つ、ＳＴＥおよびＰＴＥのアクセスにおいて、物
理アクセス例外が認識されないとき、ＰＴＥのページフ
レーム番号の下位に仮想アドレスのオフセットを連結す
ることにより目指すメモリロケーションの実アドレスが
得られる。

【００２１】ＴＬＢ９は、上記のようなセグメントテー
ブルおよびページテーブルを参照することによって実ア
ドレスを求める通常の動的アドレス変換をもっと簡略化
するために最近の動的アドレス変換処理装置には殆ど設
けられているものである。

【００２２】ＴＬＢ９はアクセスタイムの速いメモリで
構成され、仮想アドレスと実アドレスとを対応付けして
格納し、仮想アドレスを入力することによってそれに対
応する実アドレスを出力するように構成されている。

【００２３】ＴＬＢ９によるアドレス変換はつぎのよう
に行われる。（１）仮想アドレスレジスタ８からの仮想アドレスは、
上記の変換テーブルによる動的アドレス変換動作に先立
ちＴＬＢ９に入力され、まずＴＬＢ９がアクセスされ
る。ＴＬＢ９内に入力仮想アドレスと一致する仮想アド
レスが存在すればＴＬＢヒットとなり、対応する実アド
レスが即時に取り出される。

【００２４】（２）ＴＬＢ９に、一致する仮想アドレス
が存在しないときにはミスヒットとなり、上記のセグメ
ントテーブル３およびページテーブル４を参照する動的
アドレス変換によって実アドレスが求められる。この時
得られた実アドレスはＴＬＢ９に書き込まれ、従って、
その後同じ仮想アドレスに対してはＴＬＢヒットとな
る。

【００２５】

【発明が解決しようとする課題】上述したように、ある
ぺージに最初に書き込みが行われたとき、主記憶２内の
対応するＰＴＥの更新ビットＣが０から１に変更され
る。ＰＴＥの更新ビットＣの変更を行うには、他の主記
憶データの変更の場合と同様に、そのＰＴＥの実アドレ
スを求めそれによって主記憶２からそのＰＴＥをＣＰＵ
１に取り出し、更新ビットＣに１を書き込み、しかる後
主記憶２へ戻してやるという手順が必要である。

【００２６】そのため、従来の動的アドレス変換処理装
置においては、先ず主記憶２からＳＴＥを取り出してＰ
ＴＥの実アドレス（ＰＴＥＡという）を求める過程が必
らず必要であった。このことは、ＴＬＢ９が使用される
か否かにかかわらず必要であり、更新ビットＣを頻繁に
変える動的アドレス変換処理装置の処理時間の短縮の妨
げとなっていた。

【００２７】本発明は、上記従来技術の欠点を除去し、
ページテーブルエントリの更新ビットの変更を、高速で
行うことのできる動的アドレス変換処理装置を提供する
ことを目的とする。

【００２８】

【課題を解決するための手段】本発明による動的アドレ
ス変換処理装置は、アドレス変換テーブルを格納する主
記憶と、アドレス変換テーブルを参照して仮想アドレス
を実アドレスに変換するための動的アドレス変換を制御
するＣＰＵとを有するデータ処理装置において、ＣＰＵ
は、仮想アドレスを保持する第一のレジスタと、第一の
レジスタ−に保持される仮想アドレスに対応するアドレ
ス変換テーブルのテーブルエントリを保持する第二のレ
ジスタと、第二のレジスタに保持されるテーブルエント
リの実アドレスを保持する第三のレジスタと、第一のレ
ジスタに保持されている仮想アドレスと、実アドレスに
変換されるべき仮想アドレスとを比較する比較回路と、
第二のレジスタに保持されているテーブルエントリの内
容を変更する更新手段とを備え、比較回路による比較結
果が一致したとき、更新手段により変更されたテーブル
エントリを第三のレジスタに保持されている主記憶のア
ドレスに書き込むように構成される。

【００２９】主記憶のアドレス変換テーブルのテーブル
エントリは、対応するテーブルに最初に書き込みが行わ
れたときに０から１に変更される更新ビットを含み、第
一、第二、第三のレジスタは、主記憶のあるページに対
する動的アドレス変換を伴う一連のフェッチの最後のフ
ェッチ時におけるそのページに対応する仮想アドレス、
テーブルエントリ、およびテーブルエントリアドレスを
それぞれ保持し、そのとき更新手段はテーブルエントリ
の更新ビットを０から１に変更し、これにより、その後
そのページに対する書き込み時の更新ビットの変更が高
速に行われるように構成される。

【００３０】ＣＰＵは、仮想アドレスと実アドレスとを
対応付けて格納し仮想アドレスによって索引することに
よって実アドレスを得るアドレス変換バッファを有し、
第二および第三のレジスタをアドレス変換バッファの一
部として有するように構成される。

【００３１】

【作用】あるページに対して書き込みは行われずに動的
アドレス変換を伴う読み出し（オペランドフェッチ）が
何回も行われ、従ってこのページに対応するＰＴＥに含
まれる更新ビットＣが０である時、最後に行われたフェ
ッチの動的アドレス変換時の仮想アドレス、ＰＴＥ，お
よびＰＴＥＡ（ＰＴＥアドレス）をそれぞれ第一、第二
および第三のレジスタに保持する。

【００３２】また、第二のレジスタに保持されたＰＴＥ
の更新ビットＣは更新手段によって０から１に変更され
る。

【００３３】そこで、同じページに対する書き込み命令
が発行された時、書き込み命令のオペランドに含まれる
仮想アドレスと第一のレジスタに保持されている仮想ア
ドレスとが比較回路で比較される。比較の結果、一致す
るから、第三のレジスタに格納されているＰＴＥＡによ
って主記憶をアクセスし、更新されたＰＴＥを主記憶に
書き込む。

【００３４】その結果、ＳＴＥを主記憶から読み出すこ
とによってＰＴＥアドレスを求めなければＰＴＥを得る
ことができないという従来の動的アドレス変換手順によ
ることなく、ＰＴＥの更新ビットＣを高速に変更するこ
とが可能となる。

【００３５】また、従来のＴＬＢを拡張して上記第二お
よび第三のレジスタをＴＬＢの一部として含む様に構成
することにより、ＴＬＢの高速変換機能をＰＴＥの更新
ビットの変更のために活用することが出来る。従って、
更に高速に更新ビットを変更することが可能となる。

【００３６】

【実施例】以下、本発明の実施例について、詳細に説明
する。図１は、本発明による動的アドレス変換処理装置
の構成を示す。図１において、図６と同一の参照番号は
同一のものを示す。

【００３７】図１において、ＣＰＵ１１は物理主記憶ア
クセス制御部１１Ａおよび論理主記憶アクセス制御部１
１Ｂを有する。物理主記憶アクセス制御部１１Ａは、Ｄ
ＡＴ制御部１２を有する。

【００３８】ＤＡＴ制御部１２は、主記憶２のあるペー
ジに対して途中書き込みが無く従って対応するＰＴＥの
更新ビットＣが０を維持したまま、動的アドレス変換を
伴う一連のフェッチが行われている時、最後のフェッチ
時における仮想アドレス、ＰＴＥＡおよびＰＴＥをそれ
ぞれ保持する３つのレジスタＬＴＬＡＲ（ＬａｓｔＴｒ
ａｎｓｒａｔｉｏｎＬｏｇｉｃａｌＡｄｄｒｅｓｓ
Ｒｅｇｉｓｔｅｒ）１３、ＬＰＴＥＡＲ（Ｌａｓｔ
ＰａｇｅＴａｂｌｅＥｎｔｒｙＡｄｄｒｅｓｓＲ
ｅｇｉｓｔｅｒ）１４、ＬＰＴＥＲ（ＬａｓｔＰａｇ
ｅＴａｂｌｅＥｎｔｒｙＲｅｇｉｓｔｅｒ）１
５、および各レジスタ１３、１４、１５の内容に基づき
ＰＴＥの更新ビットＣを０から１に変更する更新ビット
変更回路１０を有する。

【００３９】図２は、図１のＤＡＴ制御部１２の構成を
示す。図２において、比較回路１６、セレクタ１７およ
び１９並びに更新回路１８は図１の更新ビット変更回路
１０に相当する。論理主記憶アクセス制御部１１Ｂの仮
想アドレスレジスタ８からの仮想アドレスは、仮想アド
レスレジスタ１３およびアドレス比較回路１６に入力す
る。

【００４０】比較回路１６の他方の入力は、仮想アドレ
スレジスタ１３の出力である。比較回路１６は、二つの
入力を比較し、比較結果が一致および不一致の場合それ
ぞれ１および０となる信号ＳＥＬをセレクタ１７および
１９の各制御信号として送出する。

【００４１】一方、仮想アドレスによって索引されたＴ
ＬＢ９から出力される実アドレスはセレクタ１７の一方
の入力になると共に、ＬＰＴＥＡＲ１４の入力となる。
ＬＰＴＥＡＲ１４の出力はセレクタ１７の他方の入力と
なる。

【００４２】セレクタ１７の出力は主記憶２およびキャ
ッシュ６のアドレスとなる。セレクタ１７は、比較回路
１６からのＳＥＬ信号が０の時（仮想アドレス不一致）
は、ＴＬＢ９からの実アドレスを選択し、ＳＥＬ信号が
１の時（仮想アドレス一致）は、ＬＰＴＥＡＲ１４の出
力を選択し出力する。

【００４３】ＬＰＴＥＲ１５はキャッシュ６から出力さ
れるＰＴＥを格納し保持する。更新回路１８はＬＰＴＥ
Ｒ１５に保持されたＰＴＥの更新ビットＣを０から１に
変更する。更新回路１８の出力はセレクタ１９の一方の
入力となる。セレクタ１９の他方の入力は命令ユニット
２０から与えられる。

【００４４】セレクタ１９は、アドレス比較回路１６か
らのＳＥＬ信号が０のときは、命令ユニット２０からの
データを選択し、ＳＥＬ信号が１のときは、更新回路１
８からの出力を選択し、選択したデータをキャッシュ６
へ送出する。

【００４５】以下、図２の回路の動作について説明す
る。（１）いま、あるページに書き込みがなく、従ってその
ページに対応するＰＴＥの更新ビットＣは０のままで動
的アドレス変換を伴う一連のフェッチが行われたとす
る。そこで、最後のフェッチの動的アドレス変換時にお
ける仮想アドレスが仮想アドレスレジスタ１３に入力し
保持される。

【００４６】（２）最後のフェッチ時のＳＴＥ（すなわ
ちＬＰＴＥＡ）およびその時のＰＴＥ（ＬＰＴＥ）がそ
れぞれＬＰＴＥＡＲ１４およびＬＰＴＥＲ１５に格納さ
れ保持される。更新回路１８はＬＰＴＥＲ１５に保持さ
れたＰＴＥの更新ビットＣを０から１に変更する。

【００４７】（３）次に、上記ページに対しての書き込
み命令が発せられ書き込み命令オペランドの中の仮想ア
ドレスがＤＡＴ制御部１２に入力したとする。アドレス
比較回路１６は、ＬＴＬＡＲ１３の出力と新たに入力し
た仮想アドレスを比較し、この場合比較結果は一致する
から、ＳＥＬ信号を１にセットする。

【００４８】（４）ＳＥＬ信号が１（仮想アドレス一
致）の場合、セレクタ１７はＬＰＴＥＡＲ１４の出力を
主記憶２およびキャッシュ６のアドレスとして出力す
る。更新回路１８は更新ビットを０から１に変更された
ＰＴＥをセレクタ１９へ出力する。

【００４９】（５）セレクタ１９はＳＥＬ信号が１であ
るから更新回路１８から出力された更新ビットＣを更新
したＰＴＥをキャッシュ６を介して主記憶２へ転送す
る。これにより主記憶２内のＰＴＥの更新ビットの変更
が行われることになる。

【００５０】（６）ＳＥＬ信号が０（仮想アドレス不一
致）の場合、セレクタ１７はＴＬＢ９の出力を主記憶２
およびキャッシュ６のアドレスとして選択する。この場
合、セレクタ１９は、命令ユニット２０からのデータを
選択し、主記憶２およびキャッシュ６へ送出する。

【００５１】上述したように、本実施例によれば、ある
ページに対する一連のフェッチの最後のフェッチ後の、
同じページに対する書き込み時において、ＰＴＥアドレ
スを求めないでもＰＴＥの更新ビットＣを変更すること
ができる。

【００５２】図３は本発明のもう一つの実施例を示す。
図３において、ＤＡＴ制御部は従来のもの（図６の７）
と同一の構成であるが、ＴＬＢに本発明の思想を取り入
れているところが図１の実施例と異なる。

【００５３】ＴＬＢ９ＡはＴＬＢ９を拡張し、ＴＬＢ９
に含まれていなかったＰＴＥおよびＰＴＥアドレスを持
たせたものである。このように構成することによって、
ＰＴＥＡおよびＰＴＥを高速で求めることができるため
更新ビットの変更を高速で行うことができる。

【００５４】図４および５は他の実施例を示す。本実施
例は図２および図３の実施例の両方を組み込んだ動的ア
ドレス変換処理装置であり、図４および５は図１の物理
主記憶アクセス制御部１１Ａと図３の論理主記憶アクセ
ス制御部１１Ｂ’を含む主記憶アクセス制御部を示す。

【００５５】命令ユニット（ＩＵ）２０から主記憶アク
セス制御部へ送られる命令の仮想アドレス（オペランド
アドレス：ＯＡ）はセレクタ３０を介してＴＬＢ３１の
索引入力となる。

【００５６】ＩＵ２０からのストアデータＩＳＤはセレ
クタ５３を介して主記憶２へ主記憶データ出力（ＭＤ
Ｏ）として出力されると共に、セレクタ４１を介してキ
ャッシュ４０に書き込まれる。

【００５７】主記憶２へのアドレスはセレクタ３９から
出力されるＭＡＯ（主記憶アドレス出力）である。セレ
クタ３９からはまたキャッシュ４０へのアドレス（オペ
ランドキャッシュアドレス：ＯＣＡ）が出力される。

【００５８】主記憶２から読み出されたデータ（ＭＤ
Ｉ）はセレクタ４２を介してＩＵ２０へ転送されると共
に、必要の都度セレクタ４１を介してキャッシュ４０に
書き込まれると共にセレクタ４２を介して後述する各レ
ジスタ４４、４５、４６、４７にロードされる。

【００５９】セレクタ３０の出力にはＴＬＢ３１、アク
セスアドレスレジスタ（ＡＡＲ）３２、およびキャッシ
ュディレクトリ３４が接続される。

【００６０】ＴＬＢ３１は、制御ビットＣＴＬ（Ｃ，
Ｒ、Ｐ）、論理アドレスＬＡ（セグメント番号およびペ
ージ番号）、および実アドレスＲＡ（ページフレーム番
号）を対応付けて格納する部分（図示の上半分）と、Ｐ
ＴＥおよびＰＴＥアドレス（ＰＴＥＡ）を対応付けて格
納する部分（図示の下半分）からなり、各部分は内容が
重複しないように制御される。

【００６１】ＴＬＢ３１は、セレクタ３０からの仮想ア
ドレスと一致するＬＡが存在すれば、それを比較器３３
へ出力する。比較器３３はＴＬＢ３１からのＬＡとＡＡ
Ｒ３２の内容とを比較し一致すればＴＬＢヒット信号を
出力する。このＴＬＢヒット信号により、ＬＡと対応す
るＲＡが実アドレス発生器（ＲＡＧ）３５へ出力され
る。

【００６２】ＲＡＧ３５はＴＬＢ３１からのＲＡとＡＡ
Ｒ３２からのアドレス信号の一部（オフセット）とによ
り実アドレスを生成しそれを実アドレスレジスタ（ＲＡ
Ｒ）３７および比較器３６へ出力する。

【００６３】比較器３６はＲＡＧ３５からの実アドレス
とキャッシュディレクトリ３４からの出力とによってこ
の実アドレスに該当するデータがキャッシュ４０に登録
されているか否かを表す信号を出力する。この信号によ
って、データをキャッシュ４０または主記憶２のいずれ
から取り出すかが決定される。

【００６４】ＴＬＢ３１はまた仮想アドレス対応するＰ
ＴＥおよびＰＴＥＡが存在する場合にはそのＰＴＥおよ
びＰＴＥＡを出力する。ＰＴＥはセレクタ４２を経てＰ
ＴＥＲ４６およびＬＰＴＥＲ４７へ送られる。ＴＬＢ３
１から出力されたＰＴＥＡＲ３８に格納される。

【００６５】ＲＡＲ３７は実アドレスをセレクタ３９を
経てキャッシュ４０へＯＣＡとして、主記憶２へＭＡＯ
として転送する。

【００６６】ＡＡＲ３２の出力はセレクタ３９を経て変
換論理アドレスレジスタ（ＴＬＡＲ）４３および比較器
５１へ供給されるとともに、一時待機した後再びセレク
タ３０の入力に供給される。

【００６７】ＴＬＡＲ４３の出力はＬＴＬＡＲ５０およ
びセレクタ５２に供給される。ＬＴＬＡＲ５０はあるペ
ージに対する動的アドレス変換による一連のフェッチの
最後の動的アドレス変換時の仮想アドレスを保持するレ
ジスタである。ＬＴＬＡＲ５０の出力は比較器５１によ
ってＡＡＲ３２からの仮想アドレスと比較される。比較
器５１の比較結果はセレクタ５２の制御入力となる。

【００６８】セレクタ５２の入力は、ＴＬＡＲ４３から
出力される仮想アドレス、ＳＴＤ（セグメントテーブル
デシグネータ）４４から出力されるセグメントテーブル
ベース、ＳＴＥＲ（セグメントテーブルエントリレジス
タ）４５およびＬＰＴＥＡＲ（ラストＰＴＥアドレスレ
ジスタ）４９から出力されるＳＴＥ（またはＰＴＥ
Ａ）、ＰＴＥＲ（ＰＴＥレジスタ）４６から出力される
ＰＴＥ、ならびに、更新回路４８から出力される更新さ
れたＰＴＥである。

【００６９】セレクタ５２は上記各入力を、図７で述べ
た動的アドレス変換動作が行われるように選択制御す
る。セレクタ５２は実アドレスを、ＴＲＡ（変換実アド
レス）とキャッシュ４０へ送り、ＲＲＡ（リターンリア
ルアドレス）としてＴＬＢ３１へ送り、そして、ＴＤＯ
（変換データ出力）としてセレクタ５３を経てキャッシ
ュ４０および主記憶２へ送る。

【００７０】セレクタ４２は、主記憶２からのＭＤＩ、
ＩＵ２０からのＩＳＤ、セレクタ５２からのＴＤＯ、キ
ャッシュ４０の出力、および、ＴＬＢ３１からのＰＴＥ
を入力し、ＳＴＤ４４、ＳＴＥＲ４５、ＰＴＥＲ４６、
ＬＰＴＥＲ４７あるいは、ＩＵ２０へ送出するように制
御される。

【００７１】ＬＴＬＡＲ５０、ＬＰＴＥＡＲ４９、およ
び、ＬＰＴＥＲ４７は、動的アドレス変換を要する一連
のフェッチの最後のフェッチの動的アドレス変換におけ
る、仮想アドレス、ＰＴＥアドレス、および、ＰＴＥ
を、それぞれ、保持する。

【００７２】更新回路４８は、ＬＰＴＥＲ４７に最後の
フェッチ時のＰＴＥが保持された時、このＰＴＥの中の
更新ビットＣを０から１に変更する。

【００７３】以下、図４および５の回路の動作について
説明する。いま、あるページＰ１に対して書き込みが行
われず、従って対応するＰＴＥの更新ビットＣが０のま
まで、このページに対する動的アドレス変換を伴う一連
のフェッチが行われるとする。

【００７４】ＩＵ２０からの読み出し命令のオペランド
アドレスＯＡがＴＬＢ３１、ＡＡＲ３２、およびキャッ
シュディレクトリ３４に入力する。キャッシュ４０内に
このページの内容が格納されているか否かが比較器３６
によって示される。なお、それがキャッシュ４０内に存
在する場合にはキャッシュ４０から読み出される。

【００７５】３１内にＯＡに対応するＬＡが登録されて
いる場合には、このＬＡが比較器３３へ出力され、ＡＡ
Ｒ３２から出力される仮想アドレスと比較される。比較
の結果が一致すると、ＴＬＢ３１内にそのＬＡと対応す
るＲＡが存在する（ＴＬＢヒット）ことを示すＴＬＢヒ
ット信号が比較器３３から出力される。

【００７６】ＴＬＢヒットが起こると、ＴＬＢ３１から
ＬＡに対応するＲＡが取り出されＲＡＧ３５に入力され
る。ＲＡＧ３５はＴＬＢ３１から取り出されたＲＡとＡ
ＡＲ３２からのＯＡに含まれているオフセットとによっ
て、読み出し対象のメモリロケーションの実アドレスを
生成しそれをＲＡＲ３７へ出力する。

【００７７】ＲＡＲ３７は実アドレスをセレクタ３９へ
送る。セレクタ３９はＲＡＲ３７からの実アドレスをＭ
ＡＯとして主記憶２へ転送するか、あるいは、キャッシ
ュ４０にデータが登録されている場合は、ＡＡＲ３２か
らのＯＡをＯＣＡとしてキャッシュ４０へ転送する。

【００７８】キャッシュ４０にデータが登録されている
場合は、そのデータが読み出されセレクタ４２を介して
ＩＵ２０へ転送される。そのデータがキャッシュ４０に
登録されていない場合は、主記憶２から読み出されたＭ
ＤＩがセレクタ４２を介してＩＵ２０へ転送される。

【００７９】ＴＬＢヒットが起こらないとき（ミスヒッ
ト）は図７で述べた通常の動的アドレス変換が行われ
る。この場合は、ＡＡＲ３２に格納されている仮想アド
レスＯＡはセレクタ３９、ＴＬＡＲ４３を通じてセレク
タ５２へ送られる。

【００８０】セレクタ５２はＴＬＡＲ４３からの仮想ア
ドレス中のセグメントインデクスとＳＴＤ４４からのセ
グメントテーブルベースとによってＳＴＥの実アドレス
を求めＴＲＡとしてキャッシュ４０へ出力する。キャッ
シュ４０は対応するＳＴＥをＳＴＥＲ４５へ出力する。
ＳＴＥＲ４５はＳＴＥをセレクタ５２へ出力する。

【００８１】次に、ＳＴＥと仮想アドレスのページイン
デックスとからＰＴＥの実アドレスが求められ、これに
よってキャッシュ４０から所望のＰＴＥが取り出されＰ
ＴＥＲ４６を介してセレクタ５２へ送られる。セレクタ
５２はＰＴＥをＲＲＡとしてＴＬＢ３１へ戻す。ＴＬＢ
３１はＰＴＥのページフレーム番号および制御ビットを
それぞれＲＡおよびＣＴＬ欄に書き込む。

【００８２】ＴＬＢ３１に書き込まれたＲＡはＴＬＢヒ
ットによってＲＡＧ３５に読み出され、ここでＡＡＲ３
２からのオフセットと連結されて求めるロケーションの
実アドレスとなりＲＡＲ３７に格納される。以下、ＴＬ
Ｂヒットの場合と同様である

【００８３】その後何度か同じページに対して動的アド
レス変換を伴う読み出しが行われるが書き込みは無く、
従って対応ＰＴＥの更新ビットＣの値は０のままである
とすると、その間ＩＵ２０から読み出し命令が発行され
る都度ＴＬＢ３１から実アドレスが取り出され、それに
よって主記憶２またはキャッシュ４０からデータが読み
出されＩＵ２０へＩＬＤとして送出される。

【００８４】同一のページＰ１に対するフェッチのため
の動的アドレス変換が何度も行われた後、最後のフェッ
チ時において、仮想アドレス、ＰＴＥアドレス、およ
び、ＰＴＥはＬＴＬＡＲ５０、ＬＰＴＥＡＲ４９、およ
び、ＬＰＴＥＲ４７にそれぞれ格納される。更新回路４
８はＬＰＴＥＲ４７に保持されたＰＴＥの更新ビットＣ
を０から１に変更する。また、ＬＰＴＥＡＲ４９および
ＬＰＴＥＲ４７の内容はＴＬＢ３１のＰＴＥＡ欄および
ＰＴＥ欄にそれぞれ書き込まれる。

【００８５】以後、ページＰ１以外のページに対するア
クセスが行われると、比較器５１における比較結果が一
致しないため、その間、ＬＴＬＡＲ５０、ＬＰＴＥＡＲ
４９、および、ＬＰＴＥＲ４７はページＰ１に関する上
記仮想アドレス、ＰＴＥアドレス、および、ＰＴＥを保
持する。

【００８６】そこで、ＩＵ２０からページＰ１に対する
最初の書き込み命令が発行されたとする。このページの
ＲＡはＴＬＢ３１に登録されているから直ちに実アドレ
スが得られ、ＩＵ２０のストアデータＩＳＤは、ＭＡＯ
により指定される主記憶アドレスに書き込まれる。

【００８７】この時、ページＰ１に対する最初の書き込
みであるから対応するＰＴＥの更新ビットＣを０から１
にしなければならない。新たに入力した仮想アドレスと
ＬＴＬＡＲ５０に保持されている仮想アドレスは一致す
るから、セレクタ５２はＬＰＴＥＡＲ４９の出力をキャ
ッシュ４０のアドレスＴＲＡとして供給し、更新回路４
８の出力をＴＤＯとしてキャッシュ４０へ送る。

【００８８】従って、更新ビットＣが１になったＰＴＥ
がキャッシュ４０に書き込まれる。一方、ＴＬＢ３１か
ら対応するＰＴＥおよびＰＴＥＡが読み出される。ＰＴ
ＥＡはＰＴＥＡＲ３８、セレクタ３９を経て主記憶２に
アドレスを与え、ＰＴＥはセレクタ４２、ＬＰＴＥＲ４
７，更新回路４８、セレクタ５２、セレクタ５３を経て
主記憶２のページテーブル４に書き込まれる。

【００８９】上述のように、あるページに対する動的ア
ドレス変換による一連のフェッチの最後のフェッチ時
に、ＰＴＥＡおよびＰＴＥをレジスタＬＰＴＥＡＲ４９
およびＬＰＴＥＲ４７にそれぞれ保持すると共に、ＴＬ
Ｂ３１に保持し、その後のそのページに対する最初の書
き込み時に、保持されたＰＴＥの更新ビットＣを更新回
路４８によって０から１に変更し、更新されたＰＴＥを
主記憶２及びキャッシュ４０に書き込む。

【００９０】従って、ページに最初の書き込みを行う
時、ＰＴＥの更新ビットＣを０から１へ変更するにあた
り、ＰＴＥアドレスを求める必要がない。

【００９１】

【発明の効果】本発明によれば、ＰＴＥ中に更新ビット
を持ち、ＰＴＥに対応するページに最初に書き込みを行
う時に更新ビットを０から１に変更する動的アドレス変
換処理装置において、最初の書き込みの際にＰＴＥの更
新ビットを変更するためにＰＴＥアドレスを主記憶から
求める必要がなく、従って、動的アドレス変換処理装置
を用いた電算機のデータ処理能力の向上に寄与するとこ
ろ大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】図１のＤＡＴ制御部の構成を示す図である。

【図３】本発明のもう一つの実施例の構成を示す図であ
る。

【図４】本発明の他の実施例の構成を示す図（その１）
である。

【図５】本発明の他の実施例の構成を示す図（その２）
である。

【図６】従来の動的アドレス変換処理装置の構成を示す
図である。

【図７】動的アドレス変換処理の説明図である。

【符号の説明】

１、１１、１１’ ＣＰＵ１Ａ、１１Ａ物理主記憶アクセス制御部１Ｂ、１１Ｂ、１１Ｂ’ 論理主記憶アクセス制御部２主記憶３セグメントテーブル４ページテーブル５レジスタ６キャッシュ７ＤＡＴ制御部８仮想アドレスレジスタ９、９ＡＴＬＢ（変換索引バッファ）１０更新ビット変更回路１２ＤＡＴ制御部１３仮想アドレスレジスタ（ＬＴＬＡＲ）１４ＰＴＥアドレスレジスタ（ＬＰＴＥＡＲ）１５ＰＴＥレジスタ（ＬＰＴＥＲ）１６比較回路１７セレクタ１８更新回路１９セレクタ２０命令ユニット（ＩＵ）３０セレクタ３１ＴＬＢ３２ＡＡＲ（アクセスアドレスレジスタ）３３比較器３４キャッシュディレクトリ３５ＲＡＧ（実アドレス発生器）３６比較器３７ＲＡＲ（実アドレスレジスタ）３８ＰＴＥＡＲ（ＰＴＥアドレスレジスタ）３９セレクタ４０キャッシュ４１セレクタ４２セレクタ４３ＴＬＡＲ（変換論理アドレスレジスタ）４４ＳＴＤ（セグメントテーブルデジグネーショ
ン）４５ＳＴＥＲ（セグメントテーブルエントリレジス
タ）４６ＰＴＥＲ（ページテーブルエントリレジスタ）４７ＬＰＴＥＲ（ラストＰＴＥレジスタ）４８更新回路４９ＬＰＴＥＡＲ（ラストＰＴＥアドレスレジス
タ）５０ＬＴＬＡＲ（ラスト変換論理アドレスレジス
タ）５１比較器５２セレクタ５３セレクタＩＬＤＩＵロードデータＩＳＤＩＵストアデータＬＡ論理アドレスＭＡＯ主記憶アドレスＭＤＩ主記憶からの入力データＭＤＯ主記憶への出力データＯＡオペランドアドレスＯＣＡオペランドキャッシュアドレスＲＡ実アドレスＲＲＡリターン実アドレスＴＤＯ変換データ出力ＴＲＡ変換実アドレス

───────────────────────────────────────────────────── フロントページの続き (72)発明者上埜治彦神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者猪野明寿神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者草野義博神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】アドレス変換テーブルを格納する主記憶
と、前記アドレス変換テーブルを参照して仮想アドレス
を実アドレスに変換するための動的アドレス変換を制御
するＣＰＵとを有するデータ処理装置において、前記ＣＰＵは、仮想アドレスを保持する第一のレジスタ
と、第一のレジスタに保持される仮想アドレスに対応する前
記アドレス変換テーブルのテーブルエントリを保持する
第二のレジスタと、第二のレジスタに保持されるテーブルエントリの実アド
レスを保持する第三のレジスタと、第一のレジスタに保持されている仮想アドレスと、実ア
ドレスに変換されるべき仮想アドレスとを比較する比較
回路と、第二のレジスタに保持されているテーブルエントリの内
容を変更する更新手段とを備え、前記比較回路による比較結果が一致したとき、前記更新
手段により変更されたテーブルエントリを第三のレジス
タに保持されている前記主記憶のアドレスに書き込むこ
とを特徴とする動的アドレス変換処理装置。
【請求項２】前記主記憶のアドレス変換テーブルのテー
ブルエントリは、対応するテーブルに最初に書き込みが
行われたときに０から１に変更される更新ビットを含
み、前記第一、第二、第三のレジスタは、前記主記憶の
あるページに対する動的アドレス変換を伴う一連のフェ
ッチの最後のフェッチ時におけるそのページに対応する
仮想アドレス、テーブルエントリ、およびテーブルエン
トリアドレスをそれぞれ保持し、そのとき前記更新手段
はテーブルエントリの更新ビットを０から１に変更し、
これにより、その後そのページに対する書き込み時の更
新ビットの変更を高速に行うようにしたことを特徴とす
る動的アドレス変換処理装置。
【請求項３】前記ＣＰＵは、仮想アドレスと実アドレス
とを対応付けて格納し仮想アドレスによって索引するこ
とによって実アドレスを得るアドレス変換バッファを有
し、前記第二および第三のレジスタを前記アドレス変換
バッファの一部として有することを特徴とする請求項２
の動的アドレス変換処理装置。