JPH05225063A - バッファメモリのクリア方式 - Google Patents
バッファメモリのクリア方式Info
- Publication number
- JPH05225063A JPH05225063A JP4027066A JP2706692A JPH05225063A JP H05225063 A JPH05225063 A JP H05225063A JP 4027066 A JP4027066 A JP 4027066A JP 2706692 A JP2706692 A JP 2706692A JP H05225063 A JPH05225063 A JP H05225063A
- Authority
- JP
- Japan
- Prior art keywords
- data
- key
- buffer memory
- generation
- valid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【構成】キーとなるデータを格納するキー格納部Ｋと、
データが有効であることを示す有効ビット部Ｖおよび、
データの「世代」を示す世代格納部Ｇを有するキー部５
と、キーに対応するデータを格納するデータ格納部Ｄを
有するデータ部６とを有するバッファメモリで、キーと
データとが一致し、かつデータに対する世代と現在の世
代を示すレジスタ１との一致し、更に有効ビットが「有
効」であることを示しているときに「一致」の信号を出
力する比較器とを有している。 【効果】バッファメモリのエントリ数に比例した時間を
必要とするクリアを１サイクルで行うことによりバッフ
ァメモリのクリアに伴うオーバヘッドを少なくできる。
データが有効であることを示す有効ビット部Ｖおよび、
データの「世代」を示す世代格納部Ｇを有するキー部５
と、キーに対応するデータを格納するデータ格納部Ｄを
有するデータ部６とを有するバッファメモリで、キーと
データとが一致し、かつデータに対する世代と現在の世
代を示すレジスタ１との一致し、更に有効ビットが「有
効」であることを示しているときに「一致」の信号を出
力する比較器とを有している。 【効果】バッファメモリのエントリ数に比例した時間を
必要とするクリアを１サイクルで行うことによりバッフ
ァメモリのクリアに伴うオーバヘッドを少なくできる。
Description
【０００１】
【産業上の利用分野】本発明はバッファメモリのクリア
方式に関し、特に情報処理装置におけるバッファメモリ
のクリア方式に関する。
方式に関し、特に情報処理装置におけるバッファメモリ
のクリア方式に関する。
【０００２】
【従来の技術】バッファメモリは、大量のデータとデー
タの関係、例えばアドレスをデータの関係や仮想メモリ
計算機システムにおける仮想アドレスと実アドレスとの
関係、を高速にアクセスしたい時に、良く用いられるも
のである。このバッファメモリは、比較小量ではある
が、高速な記憶手段を用い、データとデータの関係の集
合の部分集合を一時的に納めておく。バッファメモリの
一般的な構成は図３に示すようにアクセスしたいデータ
に対応するキーとなるデータ（一般的に上位装置から送
られてくる）の上位部分をバッファメモリ内に格納して
おく。バッファメモリのアクセスの度にアクセス要求と
ともに送られてくるキーの下位部分でバッファメモリを
アドレッシングし、バッファメモリ内のキーと比較す
る。もし、送られてくるキーとバッファメモリ内のキー
とが一致した場合、要求元へ対応するデータが送られ
る。もし一致しない場合、予め定められた手段に従っ
て、キーに対応するデータが下位の記憶手段より取り出
され、キーとなるデータの上位部分とともにキーの下位
でアドレッシングされたエントリに格納され、次回のア
クセスから、高速のアクセスが期待できる。
タの関係、例えばアドレスをデータの関係や仮想メモリ
計算機システムにおける仮想アドレスと実アドレスとの
関係、を高速にアクセスしたい時に、良く用いられるも
のである。このバッファメモリは、比較小量ではある
が、高速な記憶手段を用い、データとデータの関係の集
合の部分集合を一時的に納めておく。バッファメモリの
一般的な構成は図３に示すようにアクセスしたいデータ
に対応するキーとなるデータ（一般的に上位装置から送
られてくる）の上位部分をバッファメモリ内に格納して
おく。バッファメモリのアクセスの度にアクセス要求と
ともに送られてくるキーの下位部分でバッファメモリを
アドレッシングし、バッファメモリ内のキーと比較す
る。もし、送られてくるキーとバッファメモリ内のキー
とが一致した場合、要求元へ対応するデータが送られ
る。もし一致しない場合、予め定められた手段に従っ
て、キーに対応するデータが下位の記憶手段より取り出
され、キーとなるデータの上位部分とともにキーの下位
でアドレッシングされたエントリに格納され、次回のア
クセスから、高速のアクセスが期待できる。
【０００３】ところで、前述のデータとデータの関係は
時間に従って変更されることがある。その場合、バッフ
ァメモリ内のデータと下位の（本物の）データとにくい
違いを生じるので、バッファメモリ内のデータを無効に
する必要がある。このため、バッファメモリの各データ
の有効性を示す１ビットの情報（有効ビット）が付加さ
れている。これによりたとえ上位装置から送られてくる
キーとバッファメモリ内のキーが一致していても有効ビ
ットが「有効」を示していなければ対応するデータがバ
ッファメモリ内に無いとして下位メモリから新しくデー
タを取り出すようにする。
時間に従って変更されることがある。その場合、バッフ
ァメモリ内のデータと下位の（本物の）データとにくい
違いを生じるので、バッファメモリ内のデータを無効に
する必要がある。このため、バッファメモリの各データ
の有効性を示す１ビットの情報（有効ビット）が付加さ
れている。これによりたとえ上位装置から送られてくる
キーとバッファメモリ内のキーが一致していても有効ビ
ットが「有効」を示していなければ対応するデータがバ
ッファメモリ内に無いとして下位メモリから新しくデー
タを取り出すようにする。
【０００４】データとデータの関係が全く変更され、バ
ッファメモリの内容を全て無効にする必要がしばしばあ
る。たとえば、仮想メモリ計算機システムにおける仮想
／実アドレスの関係をバッファリングするＴＬＢ（アド
レス変換バッファ）は、ＴＳＳなどでプロセス切り換え
が起って、仮想空間が切り換わる毎にクリアされる。
ッファメモリの内容を全て無効にする必要がしばしばあ
る。たとえば、仮想メモリ計算機システムにおける仮想
／実アドレスの関係をバッファリングするＴＬＢ（アド
レス変換バッファ）は、ＴＳＳなどでプロセス切り換え
が起って、仮想空間が切り換わる毎にクリアされる。
【０００５】
【発明が解決しようとする課題】上述した従来のバッフ
ァメモリの一般的な構成においては、バッファメモリの
全エントリをクリアするためには、バッファメモリのア
ドレスを１つずつ加算してゆくので、エントリ数に比例
した時間が必要である。
ァメモリの一般的な構成においては、バッファメモリの
全エントリをクリアするためには、バッファメモリのア
ドレスを１つずつ加算してゆくので、エントリ数に比例
した時間が必要である。
【０００６】最近の情報処理装置においては、バッファ
メモリのエントリ数は１２８エントリ乃至５１２エント
リにのぼり、バッファメモリのクリアは、命令の実行時
間に比して無視できなくなっている。そのため、上述の
ようなプロセス切換えが頻繁に発生する計算機システム
においては、バッファメモリ（ＴＬＢ）のクリアによる
オーバヘッドが増大するという事態を招いている。
メモリのエントリ数は１２８エントリ乃至５１２エント
リにのぼり、バッファメモリのクリアは、命令の実行時
間に比して無視できなくなっている。そのため、上述の
ようなプロセス切換えが頻繁に発生する計算機システム
においては、バッファメモリ（ＴＬＢ）のクリアによる
オーバヘッドが増大するという事態を招いている。
【０００７】
【課題を解決するための手段】本発明のバッファメモリ
のクリア方式は、キーとなるデータを格納するキー格納
手段と、それに対応するデータを格納するデータ格納手
段と、データが有効であることを示す有効ビットと、キ
ーとデータが一致し、かつ有効ビットが「有効」である
ことを示している時、「一致」の信号を出力する比較器
を持つバッファメモリにおいて、データの「世代」を示
す世代格納手段と、現在の世代を示す世代表示手段と、
前記比較器の機能に加えて、データに対する世代と世代
表示手段の出力を比較し、両者の一致を見たときのみ
「一致」の信号を出力する比較器とを有している。
のクリア方式は、キーとなるデータを格納するキー格納
手段と、それに対応するデータを格納するデータ格納手
段と、データが有効であることを示す有効ビットと、キ
ーとデータが一致し、かつ有効ビットが「有効」である
ことを示している時、「一致」の信号を出力する比較器
を持つバッファメモリにおいて、データの「世代」を示
す世代格納手段と、現在の世代を示す世代表示手段と、
前記比較器の機能に加えて、データに対する世代と世代
表示手段の出力を比較し、両者の一致を見たときのみ
「一致」の信号を出力する比較器とを有している。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第一の実施例を示すブロッ
ク図である。図１において、本発明の第１の実施例はキ
ー部５とデータ部６とを有しているバッファメモリでキ
ー部５はキーとなるデータを格納するキー格納部Ｋと、
データが有効であることを示す有効ビット部Ｖと、デー
タの「世代」を示す世代格納部Ｇとを含み、データ部６
はキーに対応するデータを格納するデータ格納部Ｄを含
む。
ク図である。図１において、本発明の第１の実施例はキ
ー部５とデータ部６とを有しているバッファメモリでキ
ー部５はキーとなるデータを格納するキー格納部Ｋと、
データが有効であることを示す有効ビット部Ｖと、デー
タの「世代」を示す世代格納部Ｇとを含み、データ部６
はキーに対応するデータを格納するデータ格納部Ｄを含
む。
【００１０】レジスタ３は上位装置より与えられたキー
を保持する。キーの下位はバッファメモリのキー部５と
データ部６をアドレッシングする。これにより、キー部
５とデータ部６の特定のエントリが指定される。一方、
レジスタ３内のキーの上位は信号線５６を通じて比較器
８により、指定されたエントリのキー上位を保持してい
るキー部５の出力Ｋ（信号線６２）と比較される。指定
されたエントリの世代を保持しているキー５部の出力Ｇ
（信号線６０）は、現在の世代を保持するレジスタ１の
出力と比較される。これら二つの比較出力は、指定され
たエントリの有効ビットを保持するキー部５の出力Ｖ
（信号線６１）の出力を用いてゲート９で有効条件を取
る。キー部５と同様にレジスタ３内のキー下位で指定さ
れたデータ部６のエントリは出力６３により読み出さ
れ、上位装置へ返される。上位装置はゲート９の出力６
８により、出力６３の有効性を判断する。即ち、ゲート
９の出力６８がアクティブ（論理値１）であれば、出力
６３が有効であるし、出力６８がイナクティブ（論理値
０）であれば出力６３は無効である。
を保持する。キーの下位はバッファメモリのキー部５と
データ部６をアドレッシングする。これにより、キー部
５とデータ部６の特定のエントリが指定される。一方、
レジスタ３内のキーの上位は信号線５６を通じて比較器
８により、指定されたエントリのキー上位を保持してい
るキー部５の出力Ｋ（信号線６２）と比較される。指定
されたエントリの世代を保持しているキー５部の出力Ｇ
（信号線６０）は、現在の世代を保持するレジスタ１の
出力と比較される。これら二つの比較出力は、指定され
たエントリの有効ビットを保持するキー部５の出力Ｖ
（信号線６１）の出力を用いてゲート９で有効条件を取
る。キー部５と同様にレジスタ３内のキー下位で指定さ
れたデータ部６のエントリは出力６３により読み出さ
れ、上位装置へ返される。上位装置はゲート９の出力６
８により、出力６３の有効性を判断する。即ち、ゲート
９の出力６８がアクティブ（論理値１）であれば、出力
６３が有効であるし、出力６８がイナクティブ（論理値
０）であれば出力６３は無効である。
【００１１】出力６８がイナクティブのとき、次の動作
が行われる。最初に、予め定められた手続きにより、レ
ジスタ３内のキーに対応するデータが下位の記憶装置
（図示せず）から取り出される。取り出されたデータは
信号線５８によりデータ部６に入力される。同時に、キ
ー部の入力Ｋ（信号線５６）、入力Ｖ（信号線７０）お
よび入力Ｇ（信号線６９）にもそれぞれレジスタ３内の
キーの上位、「有効」（論理値１）、レジスタ１の出力
が入力される。ここで、キー部５とデータ部６へ書き込
み信号が印加され、データの登録が終了する。
が行われる。最初に、予め定められた手続きにより、レ
ジスタ３内のキーに対応するデータが下位の記憶装置
（図示せず）から取り出される。取り出されたデータは
信号線５８によりデータ部６に入力される。同時に、キ
ー部の入力Ｋ（信号線５６）、入力Ｖ（信号線７０）お
よび入力Ｇ（信号線６９）にもそれぞれレジスタ３内の
キーの上位、「有効」（論理値１）、レジスタ１の出力
が入力される。ここで、キー部５とデータ部６へ書き込
み信号が印加され、データの登録が終了する。
【００１２】次に、このバッファメモリのクリアが指示
された場合について述べる。クリア指示によりレジスタ
１の値が１つ加算される。これにより、以後のこのバッ
ファメモリへのアクセスにおいて、上記クリア指示を受
け付ける前に登録された古い世代を持つエントリに対し
ては、比較器７における一致は成り立たなくなる。この
ように、バッファのクリアは１サイクルで終了する。
された場合について述べる。クリア指示によりレジスタ
１の値が１つ加算される。これにより、以後のこのバッ
ファメモリへのアクセスにおいて、上記クリア指示を受
け付ける前に登録された古い世代を持つエントリに対し
ては、比較器７における一致は成り立たなくなる。この
ように、バッファのクリアは１サイクルで終了する。
【００１３】レジスタ１の値が０に戻ると、以前の世代
０で登録されたエントリに対して「一致」を出力してし
まうかもしれない。このため、レジスタ１の全ビットが
論理値１でクリア指示を受け取ると、加算器４を用い
て、順次キーの下位（信号線５７）を変えながら全エン
トリのクリアを行う。この時キー部５のＧ部，Ｖ部はそ
れぞれ０および「無効」に初期化される。
０で登録されたエントリに対して「一致」を出力してし
まうかもしれない。このため、レジスタ１の全ビットが
論理値１でクリア指示を受け取ると、加算器４を用い
て、順次キーの下位（信号線５７）を変えながら全エン
トリのクリアを行う。この時キー部５のＧ部，Ｖ部はそ
れぞれ０および「無効」に初期化される。
【００１４】キー上位の一部が一致したときのみクリア
をする部分クリアが行われることがある。この場合を図
２の第二の実施例に示す。
をする部分クリアが行われることがある。この場合を図
２の第二の実施例に示す。
【００１５】図２に付した各番号は図１の各番号に対応
している。但し、図１のレジスタ１がキー上位の一部
（信号線７０）でアドレッシングされるメモリになって
いる。このバッファメモリのアクセスにおいて、現在の
世代は、キー上位の一部によりメモリ１をアクセスする
ことにより得られ、同時にキー下位でアドレーシングさ
れたキー部５の出力Ｇ（信号線６０）と比較がなされ
る。図２のバッファメモリに対するクリア指示は、キー
上位の一部をレジスタ３へ納める必要がある。信号線７
０により選択されたメモリ１のエントリがレジスタ１１
の出力された後、次のサイクルで＋１された世代が同一
エントリへ書き戻される。更新に２サイクルを要するの
はメモリ１が同時に読み書きができないことによる。以
後、クリア指示のなされた同一のキー上位の一部を持つ
キーによる、このバッファメモリの古い世代を持つエン
トリに対するアクセスは、「一致」とならず、順次新し
い世代のエントリに置き換わってゆく。クリア時、アク
セスされたメモリ１のエントリが全ビット１であれば実
施例１と同様に処理する。
している。但し、図１のレジスタ１がキー上位の一部
（信号線７０）でアドレッシングされるメモリになって
いる。このバッファメモリのアクセスにおいて、現在の
世代は、キー上位の一部によりメモリ１をアクセスする
ことにより得られ、同時にキー下位でアドレーシングさ
れたキー部５の出力Ｇ（信号線６０）と比較がなされ
る。図２のバッファメモリに対するクリア指示は、キー
上位の一部をレジスタ３へ納める必要がある。信号線７
０により選択されたメモリ１のエントリがレジスタ１１
の出力された後、次のサイクルで＋１された世代が同一
エントリへ書き戻される。更新に２サイクルを要するの
はメモリ１が同時に読み書きができないことによる。以
後、クリア指示のなされた同一のキー上位の一部を持つ
キーによる、このバッファメモリの古い世代を持つエン
トリに対するアクセスは、「一致」とならず、順次新し
い世代のエントリに置き換わってゆく。クリア時、アク
セスされたメモリ１のエントリが全ビット１であれば実
施例１と同様に処理する。
【００１６】
【発明の効果】以上説明したように、本発明のバッファ
メモリのクリア方式は、バッファメモリのエントリ数に
比例した時間を必要とするクリアを殆どの場合１サイク
ルで行うことにより、バッファメモリのクリアに伴うオ
ーバヘッドを少なくできる効果がある。
メモリのクリア方式は、バッファメモリのエントリ数に
比例した時間を必要とするクリアを殆どの場合１サイク
ルで行うことにより、バッファメモリのクリアに伴うオ
ーバヘッドを少なくできる効果がある。
【図１】本発明の第一の実施例を示すブロック図であ
る。
る。
【図２】本発明の第二の実施例を示すブロック図であ
る。
る。
【図３】バッファメモリの従来例の図である。
１ レジスタ（世代） １ａ メモリ（世代） ２ 加算器 ３ レジスタ（キー） ４ 加算器 ５ キー部 ６ データ部 ７ 比較器（世代） ８ 比較器（キー） ９ ゲート １０ オール１検出器 １１ レジスタ ５１〜７０ 信号線
Claims (1)
- 【請求項１】 キーとなるデータを格納するキー格納手
段と、それに対応するデータを格納するデータ格納手段
と、データが有効であることを示す有効ビットと、キー
とデータが一致し、かつ有効ビットが「有効」であるこ
とを示している時、「一致」の信号を出力する比較器を
持つバッファメモリにおいて、データの「世代」を示す
世代格納手段と、現在の世代を示す世代表示手段と、前
記比較器の機能に加えて、データに対する世代と世代表
示手段の出力を比較し、両者の一致を見たときのみ「一
致」の信号を出力する比較器とを有し、バッファメモリ
のクリア要求に対して、世代表示手段の世代を１つだけ
進めることを特徴とするバッファメモリのクリア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027066A JPH05225063A (ja) | 1992-02-14 | 1992-02-14 | バッファメモリのクリア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4027066A JPH05225063A (ja) | 1992-02-14 | 1992-02-14 | バッファメモリのクリア方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225063A true JPH05225063A (ja) | 1993-09-03 |
Family
ID=12210702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4027066A Withdrawn JPH05225063A (ja) | 1992-02-14 | 1992-02-14 | バッファメモリのクリア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7287124B2 (en) | 2003-11-26 | 2007-10-23 | Microsoft Corporation | Lazy flushing of translation lookaside buffers |
| US7788464B2 (en) | 2006-12-22 | 2010-08-31 | Microsoft Corporation | Scalability of virtual TLBs for multi-processor virtual machines |
-
1992
- 1992-02-14 JP JP4027066A patent/JPH05225063A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7287124B2 (en) | 2003-11-26 | 2007-10-23 | Microsoft Corporation | Lazy flushing of translation lookaside buffers |
| US7788464B2 (en) | 2006-12-22 | 2010-08-31 | Microsoft Corporation | Scalability of virtual TLBs for multi-processor virtual machines |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |