JPH02140831A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一連の段階を有し、そこで重複する態様で順
次に命令を実行する種類のデータ処理装置に関するもの
である。このような装置は普通パイブラインド　プロセ
ッサ（ｐｉｐｅｌｉｎｅｄ　ｐｒｏｃｅｓｓｏｒ）　と
称される。

従来技術 このような装置では、処理段階の数を増すことにより、
順次の命令を実行する協同の程度を高め、従って全体の
実行速度を高めることができる。

しかし、従来のパイプライン構成では、多数のパイプラ
イン段階の調整及び制御が問題を提起していた。

発明の目的 本発明の１つの目的は、多数のパイプライン段階の調整
と制御を容易にするこのようなパイブラインド　プロセ
ッサの新規な構成を提供することにある。

見皿又１１ 本発明によれば、下記のものを具えるデータ処理装置が
提供される。

（ａ）　　各々が複数個のパイプライン段階を具備し、
それらが直列に接続されていて一系列の命令をパイブラ
インド態様（パイプライン的態様）で実行する複数個の
パイプラインユニット。

（ｂ）　　各々が複数個の個別に選択できるレジスタを
具備し、斯くしてパラメータファイルが複数個のスロッ
トを提供し、その各々が一組のレジスタを具備し、各パ
ラメータファイルから取り出した一つのレジスタをとっ
てその組を作り、各パラメータファイルが一対の前記パ
イプラインユニット間に接続され、それらのユニットの
一方から他方へパラメータを通す複数個のパラメータフ
ァイルと、（ｃ）　１個の命令の実行がイニシェイト（
開始）される時、１個のスロットを各命令に割当て、命
令の実行が成功裡に完了した時そのスロットの割当てを
解除する手段。

本発明に係る一つのデータ処理装置をここに一例として
挙げ、以下図面に基づいて説明する６ 第１図につき説明すると、データ処理装置は下記の一連
のパイプラインユニットを具えている。即ち。

命令スケジューラ１０、上側パイプラインユニット１１
．高速データ　スレーブストア１２及び下側パイプライ
ンユニット１３である。

パイプラインユニット１０〜１３は下記のパラメータフ
ァイルにより相互に接続されている。即ち、 命令パラメータファイルＩＰＦ、アドレスパラメータフ
ァイルＡＰＦ及びオペランドパラメータファイルＯＦＦ
である。これ゛らは命令パラメータをパイプラインユニ
ット間で通す。

命令スケジューラ１０は、これと関連する高速コードス
レーブ１４を有し、命令スケジューラ１０によりアクセ
スするための命令のコピーを保持する。

このシステムはまたスレーブストア１２゜１４よりサイ
ズは大きいが、アクセス速度が遅い主ストア１５と、サ
イズ及び速度が主ストアと高速スレーブとの間の中間で
ある低速スレーブ　ストア１６とを含む。高速スレーブ
、低速スレーブ及び主ストアは３レベルの記憶階層を形
成する。

命令スケジューラ１０は、ストリームＡ及びストリーム
Ｂと称される２個の個別の命令ストリームをスケジュー
ルする２個のスケジューラユニットＩＯＡ及びＩＯＢを
具える。

ストリームＡは、システムの主処理作業負荷に当てられ
ている。ストリームＢは、入出力活動及び他のプロセッ
サとの通信のようなこの主処理作業負荷と独立な事象を
取扱う、２個の独立なストリームを設けるとシステムの
ハードウェアを一層効率良く使用することができる０例
えば、後に示すように、一方のストリームが何等かの理
由でお手上げになっても、他方のストリームは処理を継
続でき、従ってハードウェアは休まない。

命令スケジューラユニットＩＯＡ、　１０Ｂの各々は一
系列の命令アドレスを発生し、高速コードスレーブ１４
から命令を検索する。

求める命令が高速コードスレーブ１４内にない場合は、
低速スレーブストア１６又は主ストア１５から検索する
。検索された命令はＩＰＦに書込まれる。各命令はプロ
グラムカウンタ値ＰＣを伴うが、これもＩＰＦ、ｐｃと
称されるＩＰＦの一部に書込まれる。ＩＰＦは２つ入力
ポートを持っており、従って命令スケジューラユニット
ＩＯＡ、ＩＯＢは同時にＩＰＦに書込める。

各パラメータファイルＩＰＦ、ＡＰＦ及びＯＰＦ　（後
述するもう一つのパラメータファイルＴＰＦも同様）は
１６個のレジスタを具え、それ故実行の種々の段階で１
６個迄の異なる命令のパラメータを保持できる。特定の
１個の命令に関連するレジスタの組はスロットと称され
る。即ち、各スロットは各レジスタファイルからとった
１個の対応するレジスタを具える。

１０個のスロットがストリームＡに割当てられ、６個の
スロットがストリームＢに割当てられる。

命令が最初に命令スケジューラからＩＰＦに入ると、そ
れは１個のスロットに割当てられる。即ち、これはＩＰ
Ｆ内の１個のレジスタと他のパラメータファイルの各々
毎に対応する１個のレジスタとして割当てられる。斯く
して当該命令は各パイプラインユニットの全ての段階に
より成功裡に実行される迄このスロットを保ち、その時
点でスロットは解放され、命令スケジューラからのもう
一つの命令に使えるようになる。命令がパイプラインを
下ってゆく時、その命令に与えられたスロット番号も命
令と一緒にパイプラインを下ってゆく。従って、各パイ
プライン段階で、パラメータファイルの適当なレジスタ
をアクセスできる。

上側パイプラインユニット１１はＩＰＦからの命令を読
み、それを処理し、当該命令に必要なオペランドのアド
レスを計算する。これは、例えば、ローカルネームベー
ス　レジスタのような内部レジスタに保たれているベー
ス　アドレスに変位値を加えることを含む。代りに、そ
のアドレスを命令内に保たれているリテラル値とするこ
ともできる。オペランド　アドレスは当該命令に適当な
スロット内のＡＰＦ内に置く。

高速データ　スレーブストア１２は、空いている時、Ａ
ＰＦからのアドレスを読み、必要なオペランドがこのデ
ータ　スレーブ１２内にある場合はそれを検索し、又は
代りに低速スレーブ又は主ストアからオペランドを取出
すことを開始する。検索されたオペランドは当該命令に
適当なスロット内のＯＦＦ内に置かれる。加えて、スレ
ーブからのデータは上側パイプラインに戻し、そのユニ
ット内の内部レジスタの一つを更新するようにしてもよ
い。

下側パイプラインユニット１３はＯＦＦからのオペラン
ドを読み、命令により規定されているような必要な操作
をそれに加える。例えば、これはアキュームレータ　レ
ジスタの内容にこのオペランドを加えることを含む。

−Ｌ□□□４３≦ケとＬ乞 第２図は、上側パイプラインユニット１１を詳細に示す
。

この上側パイプラインユニットは５個のパイプライン段
階ＵＦＯ−ＵＰ４を含む。

第１段ＵＦＯは、ＩＰＦからスロットを選択し、そのス
ロットで命令の処理を開始するような後述する論理を含
む。

正規には、各ストリームの命令は上側パイプラインで時
系列的順序でスタートする。また正規には、ストリーム
ＡはストリームＢに対して優先権を与えられており、従
ってストリームＢの命令はＩＰＦ内に利用可能なストリ
ームＡの命令がない場合に限りスタートする。しかし、
成る環境ではストリームＢに優先権が与えられる。

１個の命令がスタートした後、上側パイプラインは一層
早い時期の命令に依存するためその命令が未だ成功裡に
完結できないでいることを検出する可能性がある。この
場合、その命令は放棄される。しかし、放棄された命令
に続く命令はルック−アヘッド　モード（ｌｏｏｋ−ａ
ｈｅａｄ　ｍｏｄｅ）と呼ばれる特別なモードでは走行
を継続できる。その目的はその命令のオペランドを予め
フェッチし、必要ならば。

高速データ　スレーブに入れておくためである。このよ
うなルック−アヘッドは、それらが如何なる別の依存性
をも発生させない場合に限り許される。ルック−アヘッ
ド　モードはストリームＡとＢに対し独立に開始できる
。

ストリームＡがルークーアヘッド　モードでありストリ
ームＢがそうでない場合は、ストリーム已に優先権が与
えられる。依存性が解決され終ったら、ストリームは正
規の非ルック−アヘッドモード（ｎｏｎ−１０ｏｋ−ａ
ｈｅａｄ　ｍｏｄｅ）に戻り、放棄された命令が上側パ
イプラインで再スタートさせられる。

ＵＰＩはデコーダ２０を具える。これは選択されたスロ
ットからの命令をデコードし、ＵＦ４に対する制御信号
を発生する。これらの制御信号はパイプライン　レジス
タ２１に蓄えられる。デコーダ２０はまた出力信号を発
生する。これはＵＦ４に送られ、レジスタ２３により更
にデコードされる。

ＵＦ４は一組のレジスタ２４を具え、これらがシステム
の命令の組により特定化されたレジスタのローカル　コ
ピーを表わす。これらのレジスタの決定版的コピーは実
際には下側パイプラインにある。ＵＦ４はまたマルチプ
レクシング回路２５を含み、これがレジスタ２１内の値
により制御されて下記の複数個のソースの一つからレジ
スタ２４に対する入力データを選択する。

（ａ）下側パイプラインからの出力データ信号Ｖ。

（ｂ）下側パイプラインからの補正されたレジスタ値Ｕ
Ｐ、Ｃ０ＲＲ。

（ｃ）データスレーブからのデータ信号ＲＤ。

ＵＦ４はまたデコーダ２６を具えるが、これは更にレジ
スタ２３の内容をデコードし、ＵＦ４に対する一組の制
御信号を発生する。

これらの制御信号はレジスタ２７に蓄えられる。このデ
コーダ２６はまた関数コードＦを生ずるが、これはレジ
スタ２８に蓄えられる。

ＵＦ４は、マルチプレクシング回路２９を具えるが、こ
れはレジスタ２７の値による制御の下に一組の演算レジ
スタ２１０の入力データを選択する。この入力データは
下記のソースから選択される。

（ａ）パイプラインレジスタ２１１，２１２によりＵＰ
Ｉ内のデコーダ２０から得られるリテラル値Ｎ。

（ｂ）パイプラインレジスタ２１３，２１４及び２１７
によりＩＰＦ、ｐｃから得られるプログラムカウンタ値
ＰＣ９ （ｃ）レジスタ２４゜ ＵＦ４はレジスタ２１５も具えるが、これは関数コード
ＦをＵＦ４に送る。関数コードＦはまたＵＦ４からパラ
メータファイルＡＰＦ及びＯＦＦにも送られ、そこで適
当なスロットに蓄えられる。これらのパラメータファイ
ルの関数コードを蓄える部分はＡＰＦ、ｆ及びＯＦＦ、
ｆと称される。

ＵＦ４は演算論理ユニット（ＡＬＵ）２１６を具えるが
、これはレジスタ２１５内の関数コードＦの制御の下に
レジスタ２１０の内容に処理を施す。この処理の結果は
ＡＰＦに送られ、そこで適当なスロットに書込まれる。

先の段階ＵＰＳ（図示せず）では、ＵＦ４で発生させら
れたアドレスが構造的妥当性のために検査されることが
ある。何等かの誤りがあるとこのスロットの後の終了が
成功しない。

データスレーブ 第３図に進むが、この第３図は高速データスレーブ１２
の詳細を示したものである。

このデータスレーブは５個のパイプライン段階ＤＳＯ−
ＤＳ４を具える。

第１段階ＤＳＯはこのデータスレーブが次に取扱うスロ
ットをＡＰＦから選択するための優先権論理回路を具え
る。

ＤＳＬはデコーダ３１を具えるが、これはＡＰＦから選
択されたアドレスをデコードし、３２バイトブロツク内
での必要なデータ項目の整列を示すバイトシフト値を生
ずる。このアドレスとバイトシフト値とはレジスタ３１
及び３２によりＤＳ２に送られる。

ＤＳ２はコンテンツ−アドレッサブル　メモリ　（ｃｏ
ｎｔｅｎｔｓ−ａｄｄｒｅｓｓａｂｌｅ　ｍｅｍｏｒｙ
　：　ＣＡＭ）３３を具えるが、これは現にデータスレ
ーブ内にあるデータ項目のアドレスを保持する。ＣＡＭ
３３はＤＳＬからオペランドアドレスを受は取り、それ
をＣＡＭに保持されている全てのアドレスと比較する。

整合があれば、ＣＡＭは信号ＶＨＩＴを生じ、同時に必
要な項目はデータスレーブのどの３２−バイトブロック
内に保持されているかを示すタグ値を出力する。このタ
グ値はレジスタ３４を介してＤＳ３に送られる。

必要なデータ項目がデータスレーブにない（ＶＨＩＴ偽
）場合は、この高速データ　スレーブは低速スレーブへ
のアクセスをトリガし。

低速スレーブ又は主ストアのいずれかからデータを取出
し、高速データスレーブヘロードする。

ＤＳ２はまたバイト整列回路３５を具えるが、これは下
側パイプラインからデータ項目Ｗを受は取り、それをレ
ジスタ３２内に保持されているバイトシフト値に従って
整列させる。整列したデータ項目はレジスタ３６に蓄え
られる。ＤＳ２はまたレジスタ３７及び３８を具えるが
、これらはそれぞれ主ストア及び低速スレーブから高速
データスレーブに戻ってきたデータ項目を受は取る。

ＤＳ３はランダムアクセスメモリ（ＲＡＭ）３９を具え
るが、これはいくつかの個別にアドレスできる３２バイ
トのデータブロックを保持する。このＲＡＭはレジスタ
３４から送られてくるタグ値によりアドレスされる。デ
ータは任意のレジスタ３６，３７及び３８からマルチプ
レクサ３１０を介してこのＲＡＭ内に書込める。代りに
１ブロツクのデータをＲＡＭから読出し、レジスタ３１
１を介してＤＳ４に送ることができる。

ＤＳ４はバイト整列回路３１２を具える。

これはデコーダ３０からパイプラインレジスタ３２，３
１３及び３１４を介して受取られたバイトシフト値によ
り制御される。バイト整列回路３１２はレジスタ３１１
に保持されているブロックから必要なデータ項目を選択
し、それをＯＦＦに送る。選択されたデータ項目はまた
データ信号ＲＤとして上側及び下側パイプラインに供給
される。

上皿バネｊ之ヱン 第４図に進むが、これは下側パイプライン１３を詳細に
示す。

この下側パイプラインは４個のパイプライン段階ＬＰＯ
−ＬＰ３を具える。

第１段階ＬＰＯは、ＯＦＦから次に下側パイプラインが
取扱うスロットを選択するための後述する優先権論理を
具える。

各ストリーム内では、最も早いものからスタートして厳
密な時系列的順序で命令がスタートする（及び終了する
）。

下側パイプラインでの命令の実行は、その命令用のオペ
ランドがデータスレーブから得られ、適時に下側パイプ
ラインの段階ＬＰ２で使用できることが確実になるや否
やスタートできる。斯くして、命令は下側パイプライン
でスタートし、この間にデータ項目は実際にデータスレ
ーブから検索される。限界の場合は、データスレーブか
らのデータ信号をＬＰＩで直接使用し、ＯＦＦをバイパ
スする。

このため、データスレーブ及び下側パイプラインのパイ
プライン段階での操作は重なることがある、これは重要
である。蓋し、このため命令がパイプライン全部を通り
抜ける全通過時間が短かくなるからである。

ＬＰＩは制御ストア４０を具えるが、そのアドレス入力
端子はＯＦＦ、ｆ　　の選択されたスロットからマルチ
プレクサ４１を介して関数コードＦを受取る。制御スト
ア４０の出力は、制御コード及び次のアドレス値である
。

制御コードはレジスタ４２を介してＬＰ２に送られる。

次のアドレス値はＬＰＯ内のレジスタ４３にフィードバ
ックされ１次いでマルチプレクサ４１で選択され、制御
ストア４０内のもう一つの場所をアドレスすることがで
きる。斯くして明らかに、各関数コード毎に、制御スト
ア４０は下側パイプライン用の一系列の制御コードを生
成できる。その系列の制御コードが終った時、制御スト
ア４０は系列信号の終了を生じ、これが段階ＬＰＯ内の
優先権論理回路に告げられ、新しいスロットを選択し、
マルチプレクサ４１をスイッチしてＯＦＦ、ｆから次の
関数コードを選択し、新しい系列をイニシエイトする。

ＬＰＩはまた一組の演算レジスタ４４を具える。データ
は下記のソースのいずれかからマルチプレクシング回路
４５を介してこれらのレジスタにロードできる。

（ａ）ＯＦＦの現に選択されているスロットに保持され
ているオペランド。

（ｂ）ＬＰ３のレジスタからのデータ （ｃ）データスレーブから（ＯＦＦをバイパスして）直
接送られてきたスレーブデ ータＲＤ マルチプレクサ４５は、レジスタ４７又はＡＬＵ４６で
未だ必要なレジスタ４１１に書込まれ終っていないバイ
パスデータをそこからとることもできる。

ＬＰ２は演算論理ユニット（ＡＬＵ）４６を具えるが、
これはレジスタ４２に保持されている制御コードにより
規定されるように、レジスタ４４の内容を処理する。こ
の処理の結果はレジスタ４７及び４８を介してＬＰ３に
送られる。

ＬＰ３は条件論理回路４１２を具えるが、これはレジス
タ４８の出力及び制御ストア４０からレジスタ４２及び
４１０を介して送られてくる制御信号を受取る。この条
件論理回路４１２はテストを行ない、飛越し条件（命令
により規定される）を満足されているか否か、例えば、
累算器レジスタがゼロであるか否かを判定する。飛越し
条件が満足されている場合は、回路４１２はスケジュー
ラ１０のための飛越し信号ＪＣＯＮを発生する。

ＬＰ３は終了制御論理回路４９を具えるが、これは条件
論理回路４１２から送られてくる制御信号を受取り、Ｌ
Ｐ２での実行時に何等かの問題が検出されたか否かを示
す。論理回路４９は命令に対応するＴＰＦの信号及び内
容を検査し、この命令が実行時に何等かの問題にぶつか
ったか否かを判定する。成功裡に終了したことが検出さ
れた場合は、その命令がどちらのストリームにあるかに
依存してこの回路が２個の信号ＡＦｉｎＯＫ及びＢＦｉ
ｎＯＫの一方を生ずる。次にその命令に割当てられてい
たスロットを解放し、再使用にそなえる。

ＬＰ３はまた一組のレジスタ４１１を具えるが、これは
システムの命令の組により規定されるレジスタの決定版
的コピーを再出現する。これらのレジスタはレジスタ４
７からデータを受取る。レジスタ４１１は終了制御論理
回路４９が、このスロットが成功裡に完了しつつあるこ
とを示す場゛合だけレジスタ４７からロードされる。こ
うしてレジスタ４１１で定められたように現在のプロセ
ス状態は命令の実行に際しての任意の誤りにより汚され
ない。レジスタ４１１の出力は補正信号ＵＰ。

Ｃ０ＲＲを与え、必要に応じこれが上側パイプラインに
フィードバックしてそこに保持されているレジスタのロ
ーカルコピーを補正できる。

レジスタ４７の出力はまたデータスレーブに信号Ｗを与
え、上側パイプラインに信号Ｖを与える。

スロットポインタ 今度は第５図に進むが、パイプラインを流れるＡ−スト
リーム命令流は複数個のカウンタ５０〜５４により制御
される。Ｂ−ストリームに対しても類似したカウンタの
組（図示せず）を設ける。

カウンタ５０は信号ＡＬｄＳｌｔを生ずるが、これはＩ
ＰＦ内の次のスロットにスケジューラからのＡ−ストリ
ーム命令をロードすべきことを示す、カウンタ５０はＡ
−ストリーム命令がＩＰＦにロードされた場合は何時も
信号ＡＰｉＬｄによりインクリメントされる。こうして
ＩＰＦ内のスロットは系列的に順次の命令に割当てられ
る。

カウンタ５１は信号ＡＵＳｔＳｌｔを生ずるが、これは
次のＡ−ストリームスロットを上側パイプライン内で正
規モード（即ち、非ルック−アヘッド　モード）でスタ
ートすべきことを示す、同じように、カウンタ５２は信
号ＡＵＬａＳｔＳｌｔを生ずるが、これは次のＡ−スト
リームスロットを上側パイプラインでルック−アヘッド
　モードでスタートすべきことを示す。

最初両方のカウンタ５１，５２の内容は等しい。この状
態は等価ゲート５５により検出される。

正規モードでは、ルック−アヘッド信号Ａ　Ｌ　Ａ　ｍ
ｏｄｅは偽である。Ａ−ストリーム命令が上側パイプラ
インでスタートする度毎に、信号ＵＰＡＳｔａｒｔが真
になる。これはＡＮＤゲート５６をイネーブルし、これ
がカウンタ５１をインクリメントする。斯くして、正規
モードでは、カウンタ５１がＩＰＦの順次のスロットか
らＡ−ストリーム命令をセレクトし、上側パイプライン
でこれらの命令の処理をイニシエイトする。同時に、Ａ
ＮＤゲート５７及びＯＲゲート５８がイネーブルされ、
これがカウンタ５２をインクリメントする。斯くして、
システムが正規モードにとどまる間に、２個のカウンタ
５１．５２は互に歩調を合わせてインクリメントされる
。

ルック−アヘッド　モードでは、ＡＬＡモードが真で、
それ故ＡＮＤゲート５６が閉じ。

これがカウンタ５１がインクリメントされるのを防ぐ。

ルック−アヘッド　モードで新規なＡ−ストリーム命令
がスタートする度毎に。

ＡＮＤゲート５９がイネーブルされ、これがカウンタ５
２をインクリメントする。斯くして、ルック−アヘッド
　モードでは、カウンタ５２は計数を続け、ＩＰＦから
上側パイプラインでスタートするための順次の命令を選
択する。他方、カウンタ５１は放棄された命令のスロッ
ト番号を保つ。

システムが正規モードに戻ると、ＡＬＡモードは再び偽
になる。斯くして、新しい命令が上側パイプラインでス
タートする度毎に、ＡＮＤゲート５６がイネーブルされ
、カウンタ５１がインクリメントされる。しかし、両方
のカウンタの内容が等しくない間は、ＡＮＤゲート５７
が禁止され、カウンタ５２がインクリメントされるのを
防ぐ、カウンタ５１が偶々カウンタ５２に追いつくと、
両方のカウンタが互いに歩調を合わせて再びインクリメ
ントされる。カウンタ５１が追いつく前にもう一つのル
ック−アヘッドがイニシエイトされる場合は、既にルッ
ク−アヘッドモードで実行され終った命令が再びそのよ
うになることはない、蓋し、ルック−アヘッドはカウン
タ５２の現在の値からスタートするからである。

カウンタ５３は信号ＡＬＳｔＳｌｔを生ずるが、これは
下側パイプラインで次のＡ−ストリームスロットをスタ
ートさせるべきことを示す。このカウンタ５３はＡ−ス
トリーム命令が下側パイプラインでスタートさせられる
時は何時も信号ＬＰＡＳｔａｒｔでインクリメントされ
る。斯くして、命令は系列的に下側パイプラインでスタ
ートさせられる。

カウンタ５４は信号ＡＥｌｄＳｌｔを生ずるが、これは
最も早いＡ−ストリームの命令が現に下側パイプライン
に保持されているスロットを示す、命令は厳密に時系列
順序で完了し、従ってこの信号は下側パイプラインで実
行を終了すべき次のＡ−ストリーム命令を示す。カウン
タ５４は信号ＡＦｉｎＯＫでインクリメントされるが、
この信号は下側パイプラインで１個のＡ−ストリーム命
令が成功裡に実行を完了したことを示す、これはスロッ
トを解放する。

カウンタ５０及び５１の内容を比較すると信号ＡＵＡｌ
ｌＳｔを生ずるが、これは現在ＩＰＦ内にあるＡ−スト
リーム命令が全て今や正規モードでスタートしてしまっ
たことを示す、同じように、カウンタ５０と５２の内容
を比較すると信号ＡＵＬａＡｌｌＳｔを生ずるが、これ
は多分にいくつかはルック−アヘッドモードである可能
性を伴ないつつ現ＩＰＦ内にあるＡ−ストリーム命令が
全てスタートし終ったことを示す。

カウンタ５０及び５４の内容を比較すると信号Ａ　Ｉ　
ｐ　ｆ　Ｆ　ｕ　ｌ　ｌを生ずるが、これはＩＰＦ内の
Ａ−ストリームスロットが全て今−杯であることを示す
。これは更にＡ−ストリーム命令がＩＰＦにロードされ
るのを防ぐ。

上側パイプラインスタート制御 第６図ないし第８図は、上側パイプラインで命令をスタ
ートさせるための制御論理回路を示す。

先ず第６図につき述べると、マルチプレクサ６０が信号
ＡＬＡモードが偽であるか又は真であるかに従ってＡＵ
ＡｌｌＳｔ又はＡ　Ｕ　Ｌ　ａ　Ａ　ｌ　ｌ　Ｓ　ｔの
いずれかを選択する。マルチプレクサ６０の出力の逆は
信号ＡＩｐｆＲｄｙを与え、これはＩＰＦ内のＡ−スト
リーム命令の少なくとも１個が上側パイプラインでスタ
ートする用意があることを示す。類似の信号ＢＩｐｆＲ
ｄｙはＢ−ストリームにつき生ずる。

信号ＡＩＰｆＲｄ：ｙはＡＮＤゲート６１の一方の入力
端子に与えられる。このＡＮＤゲート６１は上側パイプ
ラインでＡ−ストリーム命令をイニシエイトするための
信号ＵＰＡＳｔａｒｔを生ずる。このＡＮＤゲート６１
の他方の入力端子は、ＯＲゲート６２の出力を受は取る
が、このＯＲゲート６２はＢＩｐｆＲｄｙの逆と優先権
信号ＵＰＢＳｔＰｒｅｆｄの逆を受は取る。

同じようにＢＩｐｆＲｄｙがＡＮＤゲート６３の一方の
入力端子に供給される。これは上側パイプラインでＢ−
ストリーム命令をイニシエイトするための信号ＵＰＢＳ
ｔａｒｔを生ずる。このＡＮＤゲート６３の他方の入力
端子はＯＲゲート６４の出力を受取るが、このＯＲゲー
ト６４はＵＰＢＳｔＰｒｅｆｄと、ＡＩｐｆＲｄｙの逆
を受取る。

斯くして明らかに、ＵＰＢＳｔＰｒｅｆｄが偽の場合は
、Ｂ−ストリーム命令に優先してＡ−ストリーム命令が
イニシエイトされる。

Ｂ−ストリーム命令は、ＡＵＳｔＳｌｔで示されるスロ
ット内の命令となる。云い換えれば、依存性のため放棄
された命令が今や再スタートする。

この命令が再スタートすると、信号 Ｕ　Ｐ　Ａ　Ｓ　ｔ　ａ　ｒ　を及びＡＲｅｓｔＲｄｙ
がＡＮＤゲート９３をイネーブルし、信号Ａ　Ｒａ５ｔ
ａｒｔｅｄを生じ、これがフリップフロップ９０をリセ
ットする。

Ｂ−ストリームに対する信号ＢＬＡモードを発生するた
めにも類似の論理回路（図示せず）が存在する。

注意すべきことは、依存性が実際に解決され終らないう
ちに放棄された命令が再スタートすることがあることで
ある。例えば、放棄された命令が一層早い命令のスレー
ブ出力データＲＤから未だ書込まれ終っていないレジス
タのデータを読むことが必要なため命令が放棄されてい
る場合を考える。この場合、信号ＡＤｅｐＷａｉｔは、
データスレーブでアクセスがイニシエイトされ、必要な
データを検索されるや否や偽となる。従って、早期の命
令がデータスレーブへアクセスするのと平行してリスタ
ートさせられた命令は上側パイプラインで実行をスター
トさせる。再スタートさせられた命令がデータを読むこ
とを要求される層迄に、そのデータはデータスレーブか
らアクセスされ、実行が正規に進んでいろこともある。

しかし、必要なデータがデータスレーブにない場合は、
再スタートさせられた命令が再び放棄され、ルック−ア
ヘッドモードが再活性化される。

下側パイプラインスタート制御 第１０図及び第１１図は下側パイプラインＬＰで命令を
スタートさせるための制御論理回路を示す。

第１０図につき述べると、下側パイプラインの第１段階
ＬＰＯが命令を実行するスタートの用意ができている時
、信号ＬＰｉｐｅＡｖが生ずる。

信号ＡＤｓＤｏｎｅが生じ、（若しあるならば）Ａ−ス
トリームに対する必要なデータスレーブアクセスが完了
し終っているか又は近々完了する予定であることを示す
、この信号は１０ビツトから成り、各ストリームスロッ
ト毎に１ビツトがあてられる。これらの１０ビツトはマ
ルチプレクサ１００に与えられ、このマルチプレクサ１
００がＡＬＳｔＳｌｔで示したように下側パイプライン
でスタートさすべき次のＡ−ストリーム命令に対応する
ビットを選択する。

信号ＬＰｉｐｅＡｖとマルチプレクサ１００の出力はＡ
ＮＤゲート１０１で組合わされて信号ＬＰＡＳｔａｒｔ
Ｐｏｓｓを生ず″るが、これは下側パイプラインで新規
のＡ−ストリーム命令が今やスタートできることを示す
。

図示したように類似の論理回路が存在し、Ｂ−ストリー
ムに対する対応する信号 ＬＰＢＳｔａｒｔＰｏｓｓを生ずる。

信号ＬＰＡＳｔａｒｔＰｏ　ｓ　ｓはＡＮＤゲート１０
２の一方の入力端子に加えられる。このＡＮＤゲート１
０２は下側パイプラインでＡ−ストリーム命令をスター
トさすべきことを示す信号ＬＰＡＳｔａｒｔを生ずる。

ＡＮＤゲート１０２の他方の入力端子にはＯＲゲート１
０３の出力が加えられる。ＯＲゲート１０３の入力端子
はＬＰＢＳｔａｒｔＰｏｓｓの逆と、優先権制御信号Ｌ
ＰＢＰｒｉの逆が加えられる。

同じように、信号ＬＰＢＳｔａｒｔＰｏ　ｓ　ｓがＡＮ
Ｄゲート１０４の一方の入力端子に加えられ、これが信
号ＬＰＢＳｔａｒｔを生じ、この信号はＢ−ストリーム
命令が下側パイプラインでスタートすべきことを示す。

ＡＮＤゲート１０４の他方の入力端子はＯＲゲート１０
５の出力を受取り、ＯＲゲート１０５の２個の入力端子
は信号ＬＰＢＰｒｉとしＰＡＳ　ｔａｒｔＰｏｓ　ｓの
逆とを受取る。

斯くして、明らかに、ＬＰＢｒｉが偽の場合は、可能な
らば何時でもＢ−ストリーム命令に優先してＡ−ストリ
ーム命令がスタートされる。ＬＰＢＰｒｉが真の場合は
、Ｂ−ストリーム命令に優先権が与えられる。

優先権信号ＬＰＢＰｒｉはＵＰＢＰｒｉを生ずるための
第８図に示した回路と類似の論理回路により生ずる。こ
の場合、カウンタは信号ＬＰＡＳｔａｒｔ及びＬＰＢＳ
ｔａｒｔにより制御され、予め設定された値はＬＳＰＬ
ｉｍで、これはＵＳＰＬｉｍと異なり得る。

注意すべきことは、信号ＡＤｓＤｏｎｅ及びＢＤｓＤｏ
ｎｅは低速スレーブ又は主ストアに回らずにデータスレ
ーブが必要なデータ項目を与えうろことを知るや否や発
生させることができることである。プラクティスでは、
これらの信号はデータスレーブがアクセスされつつある
のと同じ時に発生させられる。これは下側パイプライン
の操作はＡＤｓＤｏｎｅ又はＢＤｓＤｏｎｅの発生が同
じスロットに対し直接のＬ　Ｐ　Ａ　Ｓ　ｔ　ａ　ｒ　
を又はＬＰＢＳｔａｒｔを結果とする場合はスレーブス
トアの操作と重複しうろことを意味する。

今度は第１１図に進むか、これは下側パイプラインでイ
ニシエイトすべきスロットを選択する論理回路を示す。

ルック−アヘッド制御論理 前述したように、以前の命令への依存性のため、１個の
命令が未だ完了できないことが検出された場合は、その
命令は放棄され、ルック−アヘッドモードがイニシエイ
トされる。

第９図は、ルック−アヘッドモードを制御するための論
理回路を示す。

放棄すべき命令がＡ−ストリームのものである場合は、
信号ＡＡｂｎＤｅｐ及びＡ　Ｄ　ｅ　ｐ　Ｗ　ａ　ｉ　
ｔが生ずる。ＡＡｂｎＤｅｐはフリップフロップ９０を
セットする。このフリップフロップ９０の出力とＡＤｅ
ｐＷａｉｔとがＡＮＤゲート９１をイネーブルし、信号
ＡＬＡモードを生ずる。この信号はＡ−ストリームをル
ック−アヘッドモードに置く。

前述したように、ルック−アヘッドモードでは、カウン
タ５２（第５図）の制御の下に命令が継続してイニシエ
イトされる。斯くして、放棄された命令以後の命令は継
続してランされ、必要に応じ、オペランドを予め取出す
、しかし、これらの命令は成功裡に終了したり又は下側
パイプラインのレジスタの決定版的コピーを更新するこ
とは許されない。

信号ＡＤｅｐＷａｉｔは依存性が解決し終ったか又は近
々解決されそうなことが検出された場合は再び偽になる
。これはＡＮＤゲート９１をディスエーブルし、ＡＬＡ
モードを偽にし、同時にＡＮＤゲート９２をイネーブル
し、信号ＡＲｅｓｔＲｄｙを生ずる。

ＡＬＡモードは奇偶であるから、イニシエイトすべき次
のＡ−ストリーム命令はＡ−ストリーム命令が準備され
ていない場合だけイニシエイトできる。逆に、ＵＰＢＳ
ｔＰｒｅｆｄが真の場合は、Ａ−ストリーム命令に優先
してＢ−ストリーム命令がイニシエイトされる。

第７図につき説明する。マルチプレクサ７０はＡＬＡモ
ードが偽であるか又は真であるかに従ってＡＵＳｔＳｌ
を又はＡＵＬａ　ＳｔＳ　Ｉｔのいずれかを選択する。

それ故、このマルチプレクサ７０の出力は場合次第で正
規モード又はルック−アヘッドモードで上側パイプライ
ンでスタートさすべき次のＡ−ストリーム命令のスロッ
ト番号を示す、Ｂ−ストリームに対しても類似のマルチ
プレクサ７１を設ける。

これらのマルチプレクサの出力はＡＮＤゲート７２．７
３を介してＯＲゲート７４に送られる。このＯＲゲート
７４の出力端子は信号工ｐｆＲｄｓｌｔを与える。この
信号はＩＰＦをアドレスし、上側パイプラインでスター
トすべき次の命令を読出す。

ＡＮＤゲート７２．７３は図示したように信号ＵＰＡＳ
ｔａｒｔ及びＵＰＢＳｔａｒｔにより制御され、必要通
りにＡ−ストリーム又はＢ−ストリームに対するスロッ
ト番号を選択する。

第８図は上側パイプラインでスタートさせるのにＢ−ス
トリームが優先することを示す信号ＵＰＢＳｔＰｒｅｆ
ｄを生ずる論理回路を示す。

ＵＰＢＳｔＰｒｅｆｄはＯＲゲート８０から取出される
が、このＯＲゲート８０は２個のＡＮＤゲート８１及び
８２の出力を受取る。

ＡＮＤゲート８１は信号ＡＬＡモードと、Ｂ−ストリー
ムに対する対応する信号ＢＬＡモードの逆とを受取る。

ＡＮＤゲート８２は信号ＵＰＢＰｒｉと、ＡＬＡモード
及びＢＬＡモードを結合する等価ゲート８３の出力とを
受取る。

斯くして明らかに、２個のストリームの一方がルック−
アヘッドモードにあり、他方が正規モードにある場合は
、信号ＬＩＰＢＳｔＰｒｅｆｄが正規モードのストリー
ムに優先権を与える。

他方、両ストリームが同じモードにある場合は、ＵＰＢ
Ｐｒｉが偽であるが又は真であるかに従って、Ａ−スト
リーム又はＢ−ストリームに優先権が与えられる。

信号ＵＰＢＰｒｉは次のようにして発生させられる。

カウンタ８４は、ＵＰＢＳｔａｒｔで示されるように、
Ｂ−ストリーム命令が上側パイプラインでスタートさせ
られる時は何時も予めセットされた値ＵＳＰｌｉｍをロ
ードさせられる。このカウンタ８４はＵＰＡＳｔａｒｔ
で示されるように、Ａ−ストリーム命令をスタートさせ
る時は何時もデクリメントされる。

カウントがゼロに達すると、ＡＮＤゲート８５がイネー
ブルされ、今度はこれがＯＲゲート８７をイネーブルし
、ＵＰＢＰ　ｒ　ｉを真にする。斯くして明らかに、正
規にはＡ−ストリームに優先権が与えられるが、如何な
る対応するＢ−ストリームがスタートすることを伴なわ
ずに、予め定められた数のＡ−ストリーム命令がスター
トさせられた場合にはＢ−ストリームに優先権が与えら
れる。

ＵＳＰｌｉｍの値は２個のストリーム間で所望のバラン
スがとれるような値に予め設定できる。

ＯＲゲート８７はまた信号Ｂ　Ｕ　ｒ　ｇ　ｅ　ｎ　ｔ
を受取るが、これはベンディング中の入出力の活性又は
中間プロセッサの通信が危機的になり、カウンタ８４の
効果をオーバーライド（ｏｖｅｒ−ｒｉｄｉｎｇ）する
時Ｂ−ストリームに優先権を与える。

下側パイプラインでスタートすべき次のＡ−ストリーム
スロットを示す信号ＡＬＳｔＳｌｔが一組のＡＮＤゲー
ト１１０でＬＰＡＳｔａｒｔと共にゲートされる。同じ
ように、　ＢＬＳｔＳｌｔは一組のＡＮＤゲート１１１
でＬＰＢＳｔａｒｔと共にゲートされる。

ＡＮＤゲート１１０及び１１１の出力は一組のＯＲゲー
ト１１２で組合わされ、信号ＬＰＯ８ｌ　ｔを生ずる。

この信号は場合次第でＡ−ストリーム又はＢ−ストリー
ム内で下側パイプラインでスタートすべき次の命令のス
ロット番号を示す。ＬＰ０１　ｌ　ｔを用いてパラメー
タファイルＯＦＦにアクセスし、下側パイプラインに対
する必要な命令とオペランドとを読出す。

信号ＬＰＯ８ｌ　ｔは当該命令が下側パイプラインの段
階ＬＰＩに入る時レジスタ１１３に蓄わえられ、信号Ｌ
ＰＩＳｌｔを生ずる。

この信号は一組のＡＮＤゲート１１４を介してＬＰｉｐ
ｅＡｖが偽の場合は何時もＯＲゲート１１２にゲートバ
ックされる。斯くして下側パイプラインが新規の命令を
受取れない（マルチビット命令を実行しているため）場
合は、現在のスロット番号が維持される。

注意すべきことは、各命令毎に、プロセス状態への全て
の変化が状態ＬＰ３で成功裡に終了した時同時になされ
ることである。従って、命令は細かく考察でき、フルに
又は全くのいずれかで実行される。これは飛越し及び誤
りの時パイプラインの制御と再生を簡略化する。

【図面の簡単な説明】

第１図は装置の全体図、 第２図は上側パイプラインユニットの詳細図、 第３図は高速データスレーブストアの詳細図。 第４図は下側パイプラインユニットの詳細図、 第５図はパイプラインユニットを流れる命令の流れを制
御するためのスロットポインタのブロック図、 第６図ないし第８図は上側パイプラインで命令をイニシ
エイトするのを制御する制御論理回路のブロック図、 第９図はルック−アヘッドモードの制御論理回路図、 第１０図及び第１１図は下側パイプラインでの命令のイ
ニシエイシ目ンを制御する、制御論理回路のブロック図
である。 ［主要部分の符号の説明］ 命令スケジューラ 上側パイプラインユニット ・・・・・・・・・・・・高速データスレーブストア下
側パイプラインユニット 高速コードスレーブ 主ストア 低速スレーブストア デコーダ パイプラインレジスタ レジスタ レジスタ マルチプレクシング回路 デコーダ レジスタ レジスタ ・・・・・・・・・・・・・・マルチプレクシング回路
デコーダ ３２　　　　　　　　　　　　　　　レジスタ・・・・
・コンテンツ−アドレッサブルメモリ（ｃＡＭ） レジスタ バイト整列回路 レジスタ ・・・・・・　レジスタ ＡＭ 制御ストア マルチプレクサ レジスタ レジスタ 演算レジスタ マルチプレクシング回路 ＬＵ レジスタ 終了制御論理回路 カウンタ 等価ゲート ＡＮＤゲート ＡＮＤゲート ＯＲゲート ＡＮＤゲート マルチプレクサ ＡＮＤゲート ＯＲゲート ＡＮＤゲート マルチプレクサ マルチプレクサ ７３・・・・・　・　　　・・　ＡＮＤゲートＯＲゲー
ト ・・・・・・・・・・・・・・・・・・・・・・・・・
・ＯＲゲート８２　　　　　　　　　　　　ＡＮＤゲー
ト等価ゲート カウンタ ＡＮＤゲート ＯＲゲート フリップフロップ ＡＮＤゲート ＡＮＤゲート ＡＮＤゲート マルチプレクサ ＡＮＤゲート １Ｏ ２１１，２１２・・・・・・・・・・・２１３．２１４
，２１７　　・・・・・・・３１３．３１４　　・・・
・・・・・・・・ＡＮＤゲート ＯＲゲート ＡＮＤゲート ＯＲゲート ＡＮＤゲート ＡＮＤゲート ＯＲゲート レジスタ 演算レジスタ パイプラインレジスタ パイプラインレジスタ レジスタ ＬＵ マルチプレクサ レジスタ バイト整列回路 パイプラインレジスタ レジスタ レジスタ 条件論理回路 Ｆｌ（３，９ Ｆｌ（３，６゜ Ｆｌ（ｉ、　７０゜ ＦｌＧ、　７７゜

Claims (1)

1. 【特許請求の範囲】 １、下記のもの、即ち、 （ａ）複数個のパイプラインユニットであ って、各パイプラインユニットが複数個のパイプライン
   段階を具え、それらが直列に接続されていて一系列の命
   令をパイプライン的態様で実行する複数個のパイプライ
   ンユニットと、 （ｂ）複数個のパラメータファイルであっ て、各パラメータファイルが複数個の個別に選択できる
   レジスタを具え、それらのパラメータファイルが斯くし
   て複数個のスロットを提供し、各スロットが、各パラメ
   ータファイルから１個をとった一組のレジスタを具え、
   各パラメータファイルが一対の前記パイプラインユニッ
   ト間に接続されてパラメータをそれらのユニットの一方
   から他方へ通す複数個のパラメータファイルと、 （ｃ）各命令の実行が開始される時、１個のスロットを
   その命令に割当て、その命令の実行が成功裡に完了した
   時そのスロットの割 当てを解除する手段とを具えるデータ処理 装置。 ２、第１と第２の独立な命令ストリームを 発生する手段を含み、各パイプラインユニットが両方の
   ストリームからの命令を処理することを特徴とする請求
   項１記載のデータ処理装置。 ３、各ストリーム内で命令が厳密な時系列 的順序で終了することを特徴とする請求項２記載のデー
   タ処理装置。 ４、少なくとも１個のパイプラインユニッ トが、２個のストリームのうちどちらが優先権を有する
   かを示し正規にはそのストリームからの命令を他方のス
   トリームからの命令に優先して選択する優先権手段を具
   えることを特徴とする請求項２又は３記載のデータ処理
   装置。 ５、前記優先権手段が正規には第１のスト リームが優先権を有することを示し、更に予め定められ
   た数の第１のストリームからの命令が、第２のストリー
   ムからの如何なる命令も選択されることなく、選択され
   終った後第２のストリームが優先権を有することを示す
   ことを特徴とする請求項４記載のデータ処理装置。 ６、各パイプラインユニットが２個のスト リームからの命令を独立に選択し、処理する請求項２記
   載のデータ処理装置。 ７、パイプラインユニットが下記のもの、 即ち、 （ａ）前記系列の命令を生ずるための命令スケジューラ
   と、 （ｂ）命令に対しオペランドアドレスを発 生する上側パイプラインユニットと、 （ｃ）オペランドを検索するためのデータ スレーブストアと、 （ｄ）前記オペランドに処理を実施する下側パイプライ
   ンユニットとを具えることを特 徴とする請求項１乃至６記載のデータ処理 装置。 ８、前記パラメータファイルが下記のもの、即ち、 （ａ）命令をスケジューラから上側パイプラインに渡す
   命令パラメータファイルと、 （ｂ）オペランドアドレスを上側パイプラ インからデータスレーブストアに渡すア ドレスパラメータファイルと、 （ｃ）オペランドをデータスレーブスト アから下側パイプラインに渡すオペランド パラメータファイルとを具えることを特徴 とする請求項７記載のデータ処理装置。 ９、オペランドパラメータファイルがま た関数コードを上側パイプラインから下側パイプライン
   へ渡すことを特徴とする請求項８記載のデータ処理装置
   。 １０、前記パラメータファイルが、前記パ イプラインユニットにより各命令が完了する時点で検出
   された誤りに関する情報を格納する終了パラメータファ
   イルを具えることを特徴とする請求項１乃至９記載のデ
   ータ処理装置。 １１、前記スロットを予め定められた巡回的順序で割当
   てる手段を具えることを特徴とする請求項１乃至１０記
   載のデータ処理装置。 １２、第１のパイプラインユニットでその処理が成功裡
   に完了したことを示す状態が検出された時、１個の命令
   が第１のパイプラインユニットの最後のパイプライン段
   階に達する前に、前記２個のパイプラインユニットの第
   １のものが第２のもので前記命令を処理するのを開始し
   、従って、前記第１と第２のパイプラインユニットの操
   作が重なり合うことを特徴とする請求項１乃至１１記載
   のデータ処理装置。 １３、前記第１のパイプラインユニットがデータスレー
   ブストアを具え、前記第２の パイプラインユニットがこのデータスレー ブストアから検索されたオペランドに処理 を施す実行ユニットであり、前記状態がオペランドがデ
   ータスレーブストア内に存在 することであることを特徴とする請求項１２記載のデー
   タ処理装置。 １４、データ処理装置の処理状態を定める複数個のレジ
   スタを具え、各命令が全てのパイプラインユニットによ
   りその命令の実行が成功裡に完了し終った時のみプロセ
   スの状態を更新できることを特徴とする請求項１乃至 １３記載のデータ処理装置。