JPS63136136A - レジスタ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はレジスタ制御回路に係り、特に複数のレジスタ
の内の選択されたレジスタへのデータの人出力を制御す
る制御回路に関する。

［従来の技術］ 従来、この種のレジスタ制御回路としては第３図に示さ
れているようなものが知られている。個の第３図に示さ
れているレジスタ制御回路をレジスタ間のデータ転送を
例にして第４図を参照しつデータを転送するには、まず
マシンサイクルＭ１出レジスタ選択アドレスに基づきレ
ジスタ八を選択しレジスタＡのデータをバスＢＵＳ−Ａ
に読み出す。次に、マシンサイクルＭ２てバスＢＵＳ−
Ａに読み出されたデータを算術論理ユニット（以下、Ａ
ＬＵという）１を介してデータ保持レジスタ３に転送し
、マシンサイクルＭ３でレジスタ選択アドレスに基づき
レジスタＢを選択してデータ保持レジスタ３に保持され
ているデータをバスＢＵＳ−Ａを介してレジスタＢに書
き込む。

［発明が解決しようとする問題点コ 送するのに３マシンサイクル必要としており、中央処理
装置の動作クロックを高周波にしない限り高速でデータ
を転送できないという問題点があった。

し・たがって、本発明の目的は高速でデータの転送の可
能なレジスタ制御回路を提供することである。

Ｅ問題点を解決するための手段］ 本発明は複数のレジスタと、該複数のレジスタから任意
のレジスタを選択するレジスタ選択手段と、書き込みモ
ード時にデータを上記レジスタ選択手段により選択され
たレジスタに該レジスタ選択手段を介し・て転送するデ
ータ書き込み手段と、レジスタ間テ”−タ転送モード時
に上記レジスタ選択手段により選択された複数のレジス
タの内の一のレジスタから読み出したデータを上記レジ
スタ選択手段により選択された他のレジスタに上記書き
込み手段とレジスタ選択手段とを介して転送するデータ
転送手段とを有することを特徴としている。

［作用及び効果］ 上記構成に係るレジスタ制御回路はレジスタ間データ転
送モード時にデータ転送手段がデータ選択手段により選
択されたレジスタからデータを読み出し書き込み手段と
レジスタ選択手段とを介して直接他のレジスタに転送す
ることができる。したがって、従来のように−ＨＡＬＵ
を介してデータを第３のレジスタに保持する必要がない
。その結果、レジスタ間のデータ転送に必要なマシンサ
イクル数を減少することができ、高速のデータ転送が可
能になるという効果が得られる。

［実施例］ 次に、本発明の一実施例を図面を参照して説明する。

第１図は本発明の一実施例の構成を示す電気回路図であ
り、ＭＲＯ乃至７は演算転送等で使用されるレジスタ指
定データバスであり、１１はレジスタ指定データバスＭ
ＲＯ乃至７からのデータに基づきレジスタバンクを切り
替えるレジスタバンク切り替え用デコーダである。１２
−１乃至１２−ｎ＋１はラムセルで構成されているレジ
スタアレイ回路てあり、１３．１４はレジスタ指定デー
タバスＭＲＯ乃至７からのデータに基づきレジスタを選
択するレジスタセレクタ用デコーダである。

上記レジスタアレイ回路１２−１乃至１２−ｎ＋１を構
成するラムセルは第２図に詳示されているようなスタテ
ィック型の記憶セルである。

ＴＧＩＩ乃至ＴＧ１ｎ＋１．ＴＧ２１乃至ＴＧ２ｎ＋１
、ＴＧ３１乃至ＴＧ３ｎ＋１はレジスタアレイ１２−１
．１２−ｎ＋１の任意の１つを選択する選択用トランス
ファゲートであり、１５．１６はインバータを、１７．
１８はライトバッファを、１９．２０は読みだしたデー
タを増幅するセンスアンプを、２１はデータラッチ用フ
リップフロップ（Ｆ／Ｆ）をそれぞれ示している。２２
はレジスタ転送命令ＲＭＯＶによりインバータ１６とラ
イトバッファ１８とにフリップフロップ２１のデータま
たはセンスアンプ２０のデータを選択的に伝達するゲー
ト回路であり、２３はバスＢＵＳ−Ａにデータを出力す
る出力バッファである。

本実施例ではデコーダ１３とトランスフアゲ−）ＴＧＩ
Ｉ乃至ＴＧ２ｎ＋１とがレジスタ選択手段を構成してお
り、デコーダ１４とトランスファゲートＴＧ３１乃至Ｔ
Ｇ３ｎ＋１とがデータ転送手段を構成する。また、イン
バータ１６、ライトバッファ１７．１８及びゲート回路
２２はデータ書き込み手段を構成している。

レジスタバンク指定が１つであり、レジスタアレイ中の
レジスタ１２−１にデータを書き込み、次に、レジスタ
１２−１からデータを読みだし、続いてレジスタ１２−
ｎにデータを転送する場合を例に第５図を参照しつつ上
記一実施例の動作を説明する。

マシンサイクルＭｌでレジスタ１２−１にデータを書き
込みする命令が発生するとデコーダＢはＴＧＩＩ、ＴＧ
２１をオンさせる信号を出力し、デコーダＣはレジスタ
間転送命令ＲＭＯＶが０である時は出力を全て０とし、
選択用トランスファゲートＴＧ３１乃至ＴＧ３ｎ＋１を
全てオフとする。マシンサイクルＭ１ては書き込みデー
タがバスＢＵＳ−Ａに出力されており、ＲＭＯＶ＝０に
基づき選択ゲート２２がバスＢＵＳ−Ａを選択している
ので、ライト信号ＷＲが１になるとライトバッファ１７
．１８がオンしてデータをトランスファゲートＴＧＩＩ
、ＴＧ２１を介してレジスタ１２−１に転送する。その
結果、バスＢ　Ｕ　Ｓ　−Ａ上のデータはレジスタ１２
−１に書き込まれる。

次に、マシンサイクルＭ２になるとレジスタ間転送命令
が発生し、レジスタ指定データバスＭＲＯ乃至７にはレ
ジスタ１２−１と１２−ｎとを指定するデータが供給さ
れる。したがって、デコーダ１３はトランスファゲート
ＴＧ−１ｎ、ＴＧ−２ｎをオンさせ、デコーダ１４はト
ランスファゲートＴＧ３１をオンさせる。その結果、レ
ジスタ１２−１のデータはトランスファゲートＴＧ３１
を介してセンスアンプ２０に供給されて増幅される。選
択ゲート２２はＲＭＯＶが１なのでセンスアンプ２０の
信号をインバータ１６で反転させた後にライトバッファ
１７、または直接ライトバッファ１８に供給する。した
がって、ライト信号ＷＲが１になるとデコーダ１３て選
択されたレジスタ１２−ｎにトランスファゲートＴＧ１
ｎ、ＴＧ２ｎを介してデータが書き込まれる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電気回路図、第２図は
メモリセルの電気回路図、 第３図は従来例のブロック図、 第４図は従来例の動作説明図、 第５図は一実施例の動作説明図である。 １１・・・・・・・・・・・・デコーダ、１２−１乃至
１２ｎ＋１・・・レジスタ、１３・・・・・・・・・・
・・デコーダ、１４・・・・・・争・・・争・デコーダ
、ＴＧＩＩ乃至ＴＧ３ｎ＋１・・トランスファゲート、 １６・・・・・・・・・・・・インバータ、１７．１８
・・・・・・・・・ライトバッファ、２２・・・・・・
・・・・・・ゲート回路。 特許出願人　　　　日本電気株式会社 代理人　弁理士　　桑　井　清　− Ｑ　　　　　　　　　　　Ｑ 第２図 第４図 第３図 第５図

Claims (1)

【特許請求の範囲】
1. 複数のレジスタと、該複数のレジスタから任意のレジス
   タを選択するレジスタ選択手段と、書き込みモード時に
   データを上記レジスタ選択手段により選択されたレジス
   タに該レジスタ選択手段を介して転送するデータ書き込
   み手段と、レジスタ間データ転送モード時に上記レジス
   タ選択手段により選択された複数のレジスタの内の一の
   レジスタから読み出したデータを上記レジスタ選択手段
   により選択された他のレジスタに上記書き込み手段とレ
   ジスタ選択手段とを介して転送するデータ転送手段とを
   有することを特徴とするレジスタ制御回路。