JPH0728743A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0728743A JPH0728743A JP16828693A JP16828693A JPH0728743A JP H0728743 A JPH0728743 A JP H0728743A JP 16828693 A JP16828693 A JP 16828693A JP 16828693 A JP16828693 A JP 16828693A JP H0728743 A JPH0728743 A JP H0728743A
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- Japan
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- data
- memory cell
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- data bus
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Abstract
(57)【要約】
【目的】データバスより幅が大きレジスタからランダム
アクセスメモリへデータ転送する場合に、ランダムアク
セスメモリを二つのデータを同時に書き込むことができ
るようにし、データ転送の効率を高める。 【構成】レジスタ２の上位データ２ａをデータバス１と
書き込み制御回路５ａを介してメモリセル７ａへ、下位
データ２ｂを専用データライン１０と選択回路９と書き
込み制御回路５ｂを介してメモリセル７ｂへ書き込む。
メモリセル７ａとメモリセル７ｂとの間に接続されるス
イッチ回路９は、ランダムアクセクメモリ３からデータ
１へデータを読み出す場合に回路を閉じるので、この時
はメモリセル７ａとメモリセル７ｂとを切離すことにな
りメモリセル７ａとメモリセル７ｂとのデータ競合によ
るデータ破壊を防ぐ。これにより二つのデータを同時に
ランダムアクセルメモリへ書き込みが可能になり、デー
タ転送の効率が高められる。
アクセスメモリへデータ転送する場合に、ランダムアク
セスメモリを二つのデータを同時に書き込むことができ
るようにし、データ転送の効率を高める。 【構成】レジスタ２の上位データ２ａをデータバス１と
書き込み制御回路５ａを介してメモリセル７ａへ、下位
データ２ｂを専用データライン１０と選択回路９と書き
込み制御回路５ｂを介してメモリセル７ｂへ書き込む。
メモリセル７ａとメモリセル７ｂとの間に接続されるス
イッチ回路９は、ランダムアクセクメモリ３からデータ
１へデータを読み出す場合に回路を閉じるので、この時
はメモリセル７ａとメモリセル７ｂとを切離すことにな
りメモリセル７ａとメモリセル７ｂとのデータ競合によ
るデータ破壊を防ぐ。これにより二つのデータを同時に
ランダムアクセルメモリへ書き込みが可能になり、デー
タ転送の効率が高められる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理装置におい
て、レジスタからランダムアクセスメモリへデータ転送
を行うデータ処理装置に関する。
て、レジスタからランダムアクセスメモリへデータ転送
を行うデータ処理装置に関する。
【０００２】
【従来の技術】従来のデータ処理装置は図３に示すよう
にデータバス１と前記データバス１に接続される前記デ
ータバス１より幅が大きいレジスタ２と前記データバス
１に接続されるランダムアクセスメモリ３とを備えてい
る。ここで前記ランダムアクセスメモリ３内には、メモ
リセル７と、前記データバス１から前記メモリセル７へ
データを書き込みを制御する書き込み制御回路５と前記
メモリセル７からデータバス１へデータの読み出しを制
御する読み出し制御回路４と、アドレス信号を前記メモ
リセル７へデコード出力するデコーダ６と、を備えてい
る。
にデータバス１と前記データバス１に接続される前記デ
ータバス１より幅が大きいレジスタ２と前記データバス
１に接続されるランダムアクセスメモリ３とを備えてい
る。ここで前記ランダムアクセスメモリ３内には、メモ
リセル７と、前記データバス１から前記メモリセル７へ
データを書き込みを制御する書き込み制御回路５と前記
メモリセル７からデータバス１へデータの読み出しを制
御する読み出し制御回路４と、アドレス信号を前記メモ
リセル７へデコード出力するデコーダ６と、を備えてい
る。
【０００３】次に動作について説明する。レジスタ２か
らランダムアクセスメモリ３へデータ転送を行う場合、
レジスタ２に格納されているデータを分割しその一方の
データをデータバス１へ出力し、書き込み信号Ｗによっ
て書き込み制御回路５をアクティブにすることにより、
デーバス１のデータをメモリセル７へ書き込む。メモリ
セル７への書き込みが終了した時点で書き込み信号Ｗを
変化させ、書き込み制御回路５をノンアクティブにす
る。次にアドレス信号を変化させデコーダ６によってメ
モリセル７へデコード出力し、分割されたレジスタ２の
もう一方のデータをデータバス１へ出力し、再度書き込
み信号Ｗによって書き込み制御回路５をアクティブに
し、データバス１のデータをメモリセル７へ書き込む。
らランダムアクセスメモリ３へデータ転送を行う場合、
レジスタ２に格納されているデータを分割しその一方の
データをデータバス１へ出力し、書き込み信号Ｗによっ
て書き込み制御回路５をアクティブにすることにより、
デーバス１のデータをメモリセル７へ書き込む。メモリ
セル７への書き込みが終了した時点で書き込み信号Ｗを
変化させ、書き込み制御回路５をノンアクティブにす
る。次にアドレス信号を変化させデコーダ６によってメ
モリセル７へデコード出力し、分割されたレジスタ２の
もう一方のデータをデータバス１へ出力し、再度書き込
み信号Ｗによって書き込み制御回路５をアクティブに
し、データバス１のデータをメモリセル７へ書き込む。
【０００４】以上の処理によりレジスタ２のデータをラ
ンダムアクセスメモリ３へ転送を行う（例えば、特開平
４−１４１５９号公報）。
ンダムアクセスメモリ３へ転送を行う（例えば、特開平
４−１４１５９号公報）。
【０００５】
【発明が解決しようとする課題】この従来のデータ処理
装置では、データバスよりビット幅が大きいレジスタか
らランダムアクセスメモリへのデータ転送は、レジスタ
のデータを上位データと下位データとに分割し、それぞ
れデータバスへの出力とランダムアクセスメモリへの書
き込みという操作を実行するため、２命令が必要であ
る。従ってデータバスよりビット幅が小さいレジスタを
使用するデータ処理装置と比較した場合、２倍の処理時
間が必要となるという問題点があった。
装置では、データバスよりビット幅が大きいレジスタか
らランダムアクセスメモリへのデータ転送は、レジスタ
のデータを上位データと下位データとに分割し、それぞ
れデータバスへの出力とランダムアクセスメモリへの書
き込みという操作を実行するため、２命令が必要であ
る。従ってデータバスよりビット幅が小さいレジスタを
使用するデータ処理装置と比較した場合、２倍の処理時
間が必要となるという問題点があった。
【０００６】
【課題を解決するための手段】本発明のデータ処理装置
は、データバスと、前記データバスに接続する前記デー
タバスよりビット幅が大きいレジスタと、前記データバ
スに接続するランダムアクセスメモリト前記レジスタと
前記ランダムアクセスメモリとを接続する専用データラ
インと、を備える。
は、データバスと、前記データバスに接続する前記デー
タバスよりビット幅が大きいレジスタと、前記データバ
スに接続するランダムアクセスメモリト前記レジスタと
前記ランダムアクセスメモリとを接続する専用データラ
インと、を備える。
【０００７】またデータ処理装置において、第１のメモ
リセルと、第２のメモリセルと前記データバスから前記
第１のメモリセルへデータの書き込みを制御する第１の
書き込み制御回路と、前記メモリセル１と前記メモリセ
ル２から前記データバスへデータの読み出しを制御する
読み出し制御回路と、前記メモリセル１と前記メモリセ
ル２とを接続するスイッチ回路と前記データバスと前記
レジスタのデータを選択出力する選択回路と、前記選択
回路から前記ＲＡＭセル２へデータの書き込みを制御す
る書き込み制御回路２と、アドレス信号を前記ＲＡＭセ
ル１と前記ＲＡＭセル２へデコード出力するデコーダ
と、を前記ランダムアクセスメモリ内に備えてる。
リセルと、第２のメモリセルと前記データバスから前記
第１のメモリセルへデータの書き込みを制御する第１の
書き込み制御回路と、前記メモリセル１と前記メモリセ
ル２から前記データバスへデータの読み出しを制御する
読み出し制御回路と、前記メモリセル１と前記メモリセ
ル２とを接続するスイッチ回路と前記データバスと前記
レジスタのデータを選択出力する選択回路と、前記選択
回路から前記ＲＡＭセル２へデータの書き込みを制御す
る書き込み制御回路２と、アドレス信号を前記ＲＡＭセ
ル１と前記ＲＡＭセル２へデコード出力するデコーダ
と、を前記ランダムアクセスメモリ内に備えてる。
【０００８】
【実施例】本発明について図面を参照して説明する。図
１は本発明の第１の実施例を示すブロック構成図であ
る。
１は本発明の第１の実施例を示すブロック構成図であ
る。
【０００９】本実施例は、データバス１と、データバス
１に接続したデータバス１よりビット幅が大きいレジス
タ２と、データバス１に接続するランダムアクセスメモ
リ３と、レジスタ２とランダムアクセスメモリ３を接続
する専用データライン１０を備えたデータ処理装置であ
る。前記ランダムアクセスメモリ３において、メモリセ
ル７ａ，７ｂと、データバス１からメモリセル７ａへデ
ータの書き込みを制御する書き込み制御回路５ａと、メ
モリセル７ａ，７ｂからデータバス１へデータの読み出
しを制御する読み出し制御回路４と、メモリセル７ａ，
７ｂとの間に接続されランダムアクセスメモリ３からデ
ータ読み出し時に回路が閉じるスイッチ回路８と、デー
タバス１のデータとレジスタ２に格納されている下位デ
ータを選択する選択回路９と、選択回路９からメモリセ
ル７ｂへデータの書き込みを制御する書き込み制御回路
５と、アドレス信号をメモリセル７ａ，７ｂへデコード
出力するデコーダと含んでいる。
１に接続したデータバス１よりビット幅が大きいレジス
タ２と、データバス１に接続するランダムアクセスメモ
リ３と、レジスタ２とランダムアクセスメモリ３を接続
する専用データライン１０を備えたデータ処理装置であ
る。前記ランダムアクセスメモリ３において、メモリセ
ル７ａ，７ｂと、データバス１からメモリセル７ａへデ
ータの書き込みを制御する書き込み制御回路５ａと、メ
モリセル７ａ，７ｂからデータバス１へデータの読み出
しを制御する読み出し制御回路４と、メモリセル７ａ，
７ｂとの間に接続されランダムアクセスメモリ３からデ
ータ読み出し時に回路が閉じるスイッチ回路８と、デー
タバス１のデータとレジスタ２に格納されている下位デ
ータを選択する選択回路９と、選択回路９からメモリセ
ル７ｂへデータの書き込みを制御する書き込み制御回路
５と、アドレス信号をメモリセル７ａ，７ｂへデコード
出力するデコーダと含んでいる。
【００１０】次に図１において、レジスタ２のデータを
ランダムアクセスメモリ３へ１命令で転送する場合の動
作について説明する。転送のタイミングでレジスタ２に
格納されているデータ中，上位データはデータバス１へ
出力され、下位データは専用データライン上へ出力され
た後選択回路９によって選択出力される。データバス１
上のデータは書き込み制御回路５ａで信号Ｗ１によりメ
モリセル７ａへ書き込まれ、また選択回路９より出力さ
れるデータは書き込み制御回路５ｂで信号Ｗ２によりメ
モリセル７ｂへ書き込まれる。この時スイッチ回路８は
開いておりメモリセル７ａとメモリセル７ｂとを切り離
し、メモリセル７ａへの書き込みデータとメモリセル７
ｂへの書き込みデータとの競合によるデータ破壊を防
ぐ。
ランダムアクセスメモリ３へ１命令で転送する場合の動
作について説明する。転送のタイミングでレジスタ２に
格納されているデータ中，上位データはデータバス１へ
出力され、下位データは専用データライン上へ出力され
た後選択回路９によって選択出力される。データバス１
上のデータは書き込み制御回路５ａで信号Ｗ１によりメ
モリセル７ａへ書き込まれ、また選択回路９より出力さ
れるデータは書き込み制御回路５ｂで信号Ｗ２によりメ
モリセル７ｂへ書き込まれる。この時スイッチ回路８は
開いておりメモリセル７ａとメモリセル７ｂとを切り離
し、メモリセル７ａへの書き込みデータとメモリセル７
ｂへの書き込みデータとの競合によるデータ破壊を防
ぐ。
【００１１】以上のようにしてレジスタ２に格納される
上位データと下位データとをランダムアクセスメモリ３
へ同時に書き込む。
上位データと下位データとをランダムアクセスメモリ３
へ同時に書き込む。
【００１２】次に本発明の第２の実施例について説明す
る。図２は本発明の第２の実施例を示すブロック構成図
である。この第２の実施例ではデータバス１に接続し、
ランダムアクセスメモリ３に専用データライン１０ａ，
１０ｂを介して接続し、データバス１とビット幅が同じ
レジスタ２ａ，２ｂを備え、ランダムアスセスメモリ３
内にデータバス１とレジスタ２ａとレジスタ２ｂのデー
タを選択出力する選択回路９ａを備えること以外は第１
の実施例と同一の構成である。
る。図２は本発明の第２の実施例を示すブロック構成図
である。この第２の実施例ではデータバス１に接続し、
ランダムアクセスメモリ３に専用データライン１０ａ，
１０ｂを介して接続し、データバス１とビット幅が同じ
レジスタ２ａ，２ｂを備え、ランダムアスセスメモリ３
内にデータバス１とレジスタ２ａとレジスタ２ｂのデー
タを選択出力する選択回路９ａを備えること以外は第１
の実施例と同一の構成である。
【００１３】次に動作について説明する。レジスタ２ａ
と２ｂのデータは常にそれぞれ専用データライン１０ａ
と１０ｂへ出力されている。レジスタ２ａのデータをメ
モリセル７ａへ、レジスタ２ｂのデータをメモリセル７
ｂへ転送する場合はレジスタ２ａのデータはデータバス
１へ出力され、レジスタ２ｂのデータは専用データライ
ン１０ｂを介して選択回路９によって選択出力される。
と２ｂのデータは常にそれぞれ専用データライン１０ａ
と１０ｂへ出力されている。レジスタ２ａのデータをメ
モリセル７ａへ、レジスタ２ｂのデータをメモリセル７
ｂへ転送する場合はレジスタ２ａのデータはデータバス
１へ出力され、レジスタ２ｂのデータは専用データライ
ン１０ｂを介して選択回路９によって選択出力される。
【００１４】この後データバス１上のレジスタ２ａのデ
ータと選択回路９より出力されているレジスタ２ｂのデ
ータは第１の実施例と同様に処理され、ランダムアクセ
スメモリ３へ同時に書き込まれる。またこの第２の実施
例では前記動作においてレジスタ２ｂのデータをデータ
バス１へ出力し、レジスタ２ａのデータを専用データラ
イン１０ａを介して選択回路９により選択出力すること
で、レジスタ２ａのデータをメモリセル７ｂへ、レジス
タ２ｂのデータをメモリセル７ａへ転送することも可能
である。
ータと選択回路９より出力されているレジスタ２ｂのデ
ータは第１の実施例と同様に処理され、ランダムアクセ
スメモリ３へ同時に書き込まれる。またこの第２の実施
例では前記動作においてレジスタ２ｂのデータをデータ
バス１へ出力し、レジスタ２ａのデータを専用データラ
イン１０ａを介して選択回路９により選択出力すること
で、レジスタ２ａのデータをメモリセル７ｂへ、レジス
タ２ｂのデータをメモリセル７ａへ転送することも可能
である。
【００１５】
【発明の効果】以上説明したように本発明は、ラダムア
クセスメモリに２つのデータを同時に書き込むことによ
り、データバスよりビット幅が大きいレジスタからラン
ダムアクセスメモリへのデータ転送が１命令で実行可能
になり、従来のデータ処理装置と比較した場合データ転
送時間が２倍に高速化できるという結果を有する。
クセスメモリに２つのデータを同時に書き込むことによ
り、データバスよりビット幅が大きいレジスタからラン
ダムアクセスメモリへのデータ転送が１命令で実行可能
になり、従来のデータ処理装置と比較した場合データ転
送時間が２倍に高速化できるという結果を有する。
【図１】本発明の第１の実施例を示すブロック構成図。
【図２】本発明の第２の実施例を示すブロック構成図。
【図３】従来例を示すブロック構成図。
１ データバス ２，２ａ，２ｂ レジスタ ３ ランダムアクセスメモリ ４ 読み出し制御回路 ５，５ａ，５ｂ 書き込み制御回路 ６，６ａ デコーダ ７，７ａ，７ｂ メモリセル ８ スイッチ回路 ９，９ａ 選択回路 １０，１０ａ，１０ｂ 専用デターライン
Claims (2)
- 【請求項１】 データバスと、前記データバスに接続す
る第１のレジスタと、前記データバスに接続するランダ
ムアクセスメモリと、前記データバスに接続し、前記ラ
ンダムアクセスメモリに専用データラインを介して接続
する複数のレジスタを備えるデータ処理装置。 - 【請求項２】 前記ランダムアクセスメモリ内に第１の
メモリセルと、第２のメモリセルと、前記データバスか
ら前記第１のメモリセルへデータの書き込みを制御する
第１の書き込み制御回路と、前記第１のメモリセルと前
記第２のメモリセルから前記データバスへデータの読み
出しを制御する読み出し制御回路と、前記第１のメモリ
セルと前記第２のメモリセルとを接続するスイッチ回路
と、前記データバスと前記第２のレジスタのデータを選
択出力する選択回路と、前記選択回路から前記第２のメ
モリセルへデータの書き込みを制御する第２の書き込み
制御回路と、アドレス信号を前記第１のメモリセルと前
記第２のメモリセルへデコード出力するデコーダと、を
備えるデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16828693A JPH0728743A (ja) | 1993-07-08 | 1993-07-08 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16828693A JPH0728743A (ja) | 1993-07-08 | 1993-07-08 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728743A true JPH0728743A (ja) | 1995-01-31 |
Family
ID=15865210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16828693A Withdrawn JPH0728743A (ja) | 1993-07-08 | 1993-07-08 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728743A (ja) |
-
1993
- 1993-07-08 JP JP16828693A patent/JPH0728743A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |