JPH0566751U - 擬似デュアルポートメモリ方式 - Google Patents
擬似デュアルポートメモリ方式Info
- Publication number
- JPH0566751U JPH0566751U JP1713592U JP1713592U JPH0566751U JP H0566751 U JPH0566751 U JP H0566751U JP 1713592 U JP1713592 U JP 1713592U JP 1713592 U JP1713592 U JP 1713592U JP H0566751 U JPH0566751 U JP H0566751U
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- JP
- Japan
- Prior art keywords
- memory
- write
- port memory
- read
- address generator
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 安価で、かつ、実装面積の小さいメモリ方式
を提供する。 【構成】 各シングルポートメモリ11は、セレクタ1
4とゲート15a、15bを備える。これらのセレクタ
14とゲート15a、15bは図外の制御回路から個別
に制御され、書き込み時には対応するセレクタがライト
・アドレス・ジェネレータ12の出力を選択し、対応す
るゲート15aを介してWRITE DATAが対応す
るメモリに書き込まれる。読み出し時には対応するセレ
クタがリード・アドレス・ジェネレータ13の出力を選
択し、そのメモリからのREADDATAが対応するゲ
ート15bを介して外部に送出される。例えば、2つの
メモリ間で一方に書き込み動作を他方に読み出し動作を
同時に行わせればデュアルポートメモリを用いたのと等
価となる。
を提供する。 【構成】 各シングルポートメモリ11は、セレクタ1
4とゲート15a、15bを備える。これらのセレクタ
14とゲート15a、15bは図外の制御回路から個別
に制御され、書き込み時には対応するセレクタがライト
・アドレス・ジェネレータ12の出力を選択し、対応す
るゲート15aを介してWRITE DATAが対応す
るメモリに書き込まれる。読み出し時には対応するセレ
クタがリード・アドレス・ジェネレータ13の出力を選
択し、そのメモリからのREADDATAが対応するゲ
ート15bを介して外部に送出される。例えば、2つの
メモリ間で一方に書き込み動作を他方に読み出し動作を
同時に行わせればデュアルポートメモリを用いたのと等
価となる。
Description
【0001】
本考案は、メモリ方式に係り、特にデュアルポートメモリと同等の機能を有す る擬似デュアルポートメモリ方式に関する。
【0002】
周知のように、デュアルポートメモリは、同時に書き込みと読み出しとが行え るメモリであり、例えば図2に示すように、複数(図示例では4個)のメモリ2 1を並設し、これらにライト・アドレス・ジェネレータ12とリード・アドレス ・ジェネレータ13の出力を同時に与えて、WRITE DATAの書き込みと READ DATAの読み出しとを行うように構成される。
【0003】
しかし、デュアルポートメモリは、高価であるので、複数のメモリを使用する メモリ方式では相当に高価なものとなる。またパッケージのサイズも通常のシン グルポートメモリに比べて約1.5倍程度大きいので、実装面積も大きくなると いう問題がある。
【0004】 本考案の目的は、シングル・ポート・メモリを用いて書き込みと読み出しを同 時に行えるようにし、安価で、かつ、実装面積の低減が図れる擬似デュアルポー トメモリ方式を提供することにある。
【0005】
前記目的を達成するため、本考案の擬似デュアルポートメモリ方式は次の如き 構成を有する。 即ち、本考案の擬似デュアルポートメモリ方式は、複数のシングル・ポート・ メモリと; メモリの書き込み位置の指定信号を発生するライト・アドレス・ジ ェネレータと; メモリの読み出し位置の指定信号を発生するリード・アドレス ・ジェネレータと; 各メモリ毎に設けられ前記両ジェネレータの出力の一方を 選択し対応するメモリに与えるセレクタと; 各メモリ毎に設けられ対応するメ モリへの入出力の切り換えを行うゲートと; 全てのメモリが相互間において書 き込み動作と読み出し動作とを交互的に行うように前記セレクタ及び前記ゲート を制御する回路と; を備えたことを特徴とするとするものである。
【0006】
次に、前記の如く構成される本考案の擬似デュアルポートメモリ方式の作用を 説明する。 本考案では、複数のシングルポートメモリは相互間において書き込み動作と読 み出し動作とを交互的に行うようにしてある。つまり、あるメモリが書き込み動 作をしている時は他のメモリは読み出し動作をしている。 従って、書き込みと読み出しの同時動作を等価的に行えるようにすることがで き、安価で、かつ、実装面積の低減が図れる擬似デュアルポートメモリ方式を提 供できる。
【0007】
以下、本考案の実施例を図面を参照して説明する。 図1は、本考案の一実施例に係る擬似デュアルポートメモリ方式を示す。図1 において、例えば4個のシングルポートメモリ11を並設し、それぞれにセレク タ14とトライステートのゲート15a及び同15bを設け、各セレクタ14に はライト・アドレス・ジェネレータ12とリード・アドレス・ジェネレータ13 の出力を並列的に与える。セレクタ14とゲート(15a、15b)は図外の制 御回路によって次のように制御される。
【0008】 あるメモリに書き込みを行う場合は、そのメモリのセレクタ14が制御されて ライト・アドレス・ジェネレータ12の出力を選択し、その書き込みアドレスを 対応するメモリに与える。同時にそのメモリのゲート15aが制御され、WRI RE DATAをそのメモリに与える。
【0009】 また、あるメモリから読み出しを行う場合は、そのメモリのセレクタ14が制 御されてリード・アドレス・ジェネレータ13の出力を選択し、その読み出しア ドレスを対応するメモリに与える。同時にそのメモリのゲート15bが制御され 、そのメモリから読み出されたREAD DATAが外部に送出される。
【0010】 図外の制御回路は、以上の2つの動作を行わせるが、例えば2つのメモリ間で 一方のメモリには書き込み動作を、他方のメモリには読み出し動作を行わせる。 これは同時に行わせることができる。つまり、擬似的にデュアルポートメモリと 等価なメモリ方式とすることができる。
【0011】
以上説明したように、本考案の擬似デュアルポートメモリ方式によれば、複数 のシングルポートメモリは相互間において書き込み動作と読み出し動作とを交互 的に行うようにしてあるので、デュアルポートメモリを用いる場合と同様に、書 き込みと読み出しの同時動作を等価的に行えるようにすることができ、安価で、 かつ、実装面積の低減が図れる擬似デュアルポートメモリ方式を提供できる効果 がある。
【図1】本考案の一実施例に係る擬似デュアルポートメ
モリ方式の構成ブロック図である。
モリ方式の構成ブロック図である。
【図2】従来のデュアルポートメモリ方式の構成ブロッ
ク図である。
ク図である。
11 シングルポートメモリ 12 ライト・アドレス・ジェネレータ 13 リード・アドレス・ジェネレータ 14 セレクタ 15a ゲート 15b ゲート
Claims (1)
- 【請求項1】 複数のシングル・ポート・メモリと;
メモリの書き込み位置の指定信号を発生するライト・ア
ドレス・ジェネレータと; メモリの読み出し位置の指
定信号を発生するリード・アドレス・ジェネレータと;
各メモリ毎に設けられ前記両ジェネレータの出力の一
方を選択し対応するメモリに与えるセレクタと; 各メ
モリ毎に設けられ対応するメモリへの入出力の切り換え
を行うゲートと; 全てのメモリが相互間において書き
込み動作と読み出し動作とを交互的に行うように前記セ
レクタ及び前記ゲートを制御する回路と; を備えたこ
とを特徴とする擬似デュアルポートメモリ方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1713592U JPH0566751U (ja) | 1992-02-21 | 1992-02-21 | 擬似デュアルポートメモリ方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1713592U JPH0566751U (ja) | 1992-02-21 | 1992-02-21 | 擬似デュアルポートメモリ方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0566751U true JPH0566751U (ja) | 1993-09-03 |
Family
ID=11935585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1713592U Pending JPH0566751U (ja) | 1992-02-21 | 1992-02-21 | 擬似デュアルポートメモリ方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0566751U (ja) |
-
1992
- 1992-02-21 JP JP1713592U patent/JPH0566751U/ja active Pending
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