JPH0566751U - 擬似デュアルポートメモリ方式 - Google Patents

Abstract

(57)【要約】 【目的】 安価で、かつ、実装面積の小さいメモリ方式
を提供する。 【構成】 各シングルポートメモリ１１は、セレクタ１
４とゲート１５ａ、１５ｂを備える。これらのセレクタ
１４とゲート１５ａ、１５ｂは図外の制御回路から個別
に制御され、書き込み時には対応するセレクタがライト
・アドレス・ジェネレータ１２の出力を選択し、対応す
るゲート１５ａを介してＷＲＩＴＥ ＤＡＴＡが対応す
るメモリに書き込まれる。読み出し時には対応するセレ
クタがリード・アドレス・ジェネレータ１３の出力を選
択し、そのメモリからのＲＥＡＤＤＡＴＡが対応するゲ
ート１５ｂを介して外部に送出される。例えば、２つの
メモリ間で一方に書き込み動作を他方に読み出し動作を
同時に行わせればデュアルポートメモリを用いたのと等
価となる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、メモリ方式に係り、特にデュアルポートメモリと同等の機能を有す る擬似デュアルポートメモリ方式に関する。

【０００２】

【従来の技術】

周知のように、デュアルポートメモリは、同時に書き込みと読み出しとが行え るメモリであり、例えば図２に示すように、複数（図示例では４個）のメモリ２ １を並設し、これらにライト・アドレス・ジェネレータ１２とリード・アドレス ・ジェネレータ１３の出力を同時に与えて、ＷＲＩＴＥ ＤＡＴＡの書き込みと ＲＥＡＤ ＤＡＴＡの読み出しとを行うように構成される。

【０００３】

【考案が解決しようとする課題】

しかし、デュアルポートメモリは、高価であるので、複数のメモリを使用する メモリ方式では相当に高価なものとなる。またパッケージのサイズも通常のシン グルポートメモリに比べて約１．５倍程度大きいので、実装面積も大きくなると いう問題がある。

【０００４】 本考案の目的は、シングル・ポート・メモリを用いて書き込みと読み出しを同 時に行えるようにし、安価で、かつ、実装面積の低減が図れる擬似デュアルポー トメモリ方式を提供することにある。

【０００５】

【課題を解決するための手段】

前記目的を達成するため、本考案の擬似デュアルポートメモリ方式は次の如き 構成を有する。 即ち、本考案の擬似デュアルポートメモリ方式は、複数のシングル・ポート・ メモリと； メモリの書き込み位置の指定信号を発生するライト・アドレス・ジ ェネレータと； メモリの読み出し位置の指定信号を発生するリード・アドレス ・ジェネレータと； 各メモリ毎に設けられ前記両ジェネレータの出力の一方を 選択し対応するメモリに与えるセレクタと； 各メモリ毎に設けられ対応するメ モリへの入出力の切り換えを行うゲートと； 全てのメモリが相互間において書 き込み動作と読み出し動作とを交互的に行うように前記セレクタ及び前記ゲート を制御する回路と； を備えたことを特徴とするとするものである。

【０００６】

【作用】

次に、前記の如く構成される本考案の擬似デュアルポートメモリ方式の作用を 説明する。 本考案では、複数のシングルポートメモリは相互間において書き込み動作と読 み出し動作とを交互的に行うようにしてある。つまり、あるメモリが書き込み動 作をしている時は他のメモリは読み出し動作をしている。 従って、書き込みと読み出しの同時動作を等価的に行えるようにすることがで き、安価で、かつ、実装面積の低減が図れる擬似デュアルポートメモリ方式を提 供できる。

【０００７】

【実施例】

以下、本考案の実施例を図面を参照して説明する。 図１は、本考案の一実施例に係る擬似デュアルポートメモリ方式を示す。図１ において、例えば４個のシングルポートメモリ１１を並設し、それぞれにセレク タ１４とトライステートのゲート１５ａ及び同１５ｂを設け、各セレクタ１４に はライト・アドレス・ジェネレータ１２とリード・アドレス・ジェネレータ１３ の出力を並列的に与える。セレクタ１４とゲート（１５ａ、１５ｂ）は図外の制 御回路によって次のように制御される。

【０００８】 あるメモリに書き込みを行う場合は、そのメモリのセレクタ１４が制御されて ライト・アドレス・ジェネレータ１２の出力を選択し、その書き込みアドレスを 対応するメモリに与える。同時にそのメモリのゲート１５ａが制御され、ＷＲＩ ＲＥ ＤＡＴＡをそのメモリに与える。

【０００９】 また、あるメモリから読み出しを行う場合は、そのメモリのセレクタ１４が制 御されてリード・アドレス・ジェネレータ１３の出力を選択し、その読み出しア ドレスを対応するメモリに与える。同時にそのメモリのゲート１５ｂが制御され 、そのメモリから読み出されたＲＥＡＤ ＤＡＴＡが外部に送出される。

【００１０】 図外の制御回路は、以上の２つの動作を行わせるが、例えば２つのメモリ間で 一方のメモリには書き込み動作を、他方のメモリには読み出し動作を行わせる。 これは同時に行わせることができる。つまり、擬似的にデュアルポートメモリと 等価なメモリ方式とすることができる。

【００１１】

【考案の効果】

以上説明したように、本考案の擬似デュアルポートメモリ方式によれば、複数 のシングルポートメモリは相互間において書き込み動作と読み出し動作とを交互 的に行うようにしてあるので、デュアルポートメモリを用いる場合と同様に、書 き込みと読み出しの同時動作を等価的に行えるようにすることができ、安価で、 かつ、実装面積の低減が図れる擬似デュアルポートメモリ方式を提供できる効果 がある。

【図面の簡単な説明】

【図１】本考案の一実施例に係る擬似デュアルポートメ
モリ方式の構成ブロック図である。

【図２】従来のデュアルポートメモリ方式の構成ブロッ
ク図である。

【符号の説明】

１１ シングルポートメモリ １２ ライト・アドレス・ジェネレータ １３ リード・アドレス・ジェネレータ １４ セレクタ １５ａ ゲート １５ｂ ゲート

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 複数のシングル・ポート・メモリと；
   メモリの書き込み位置の指定信号を発生するライト・ア
   ドレス・ジェネレータと； メモリの読み出し位置の指
   定信号を発生するリード・アドレス・ジェネレータと；
   各メモリ毎に設けられ前記両ジェネレータの出力の一
   方を選択し対応するメモリに与えるセレクタと； 各メ
   モリ毎に設けられ対応するメモリへの入出力の切り換え
   を行うゲートと； 全てのメモリが相互間において書き
   込み動作と読み出し動作とを交互的に行うように前記セ
   レクタ及び前記ゲートを制御する回路と； を備えたこ
   とを特徴とする擬似デュアルポートメモリ方式。