JPS63143644A - 主記憶装置制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、処理装置の主記憶装置のデータ授受の動作を
制御する主記憶装置制御回路に関するものである。

〔従来の技術〕

第２図は従来の主記憶装置制御回路を示す回路図である
。第２図において、１はデータバス、２は主記憶装置と
してのリフレッシュメモリ、３は選択装置、４はデータ
転送方向指示信号線、５は主記憶装置駆動信号線、６は
主記憶装置アドレスバス、７は内部カウンタ、８はアド
レス検出装置、９はバンクセレクトレジスタ、１０は信
号検出装置、１１〜１３はアンドゲートである。

次に、このように構成された回路の動作について説明す
る。まず主記憶バンク選択信号を主記憶装置アドレスバ
ス６にのせてバンクセレクトレジスタ９に設定した後、
アドレスデータを主記憶装置アドレスバス６にのせる。

次にデータをデータバス１にのせ、主記憶装置アドレス
バス６の内容をアドレスとして、リフレッシュメモリ２
にデータを書き込む。

〔発明が解決しようとする問題点〕

従来の主記憶装置制御回路は以上のように構成されてい
るので、主記憶バンク選択信号とアドレスデータを２回
に分けて転送しなければならず、データ転送速度が遅い
という欠点があった。またバンクセレクトレジスタ９を
使用するため周辺制御回路が必要で、回路構成が複雑に
なるという欠点もあった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、データ転送速度を速（できると
共に回路構成のより簡単な主記憶装置制御回路を得るこ
とにある。

〔問題点を解決するための手段〕

このような目的を達成するために本発明は、処理装置の
複数の主記憶装置の動作をデータの書込み・読出しの動
作とするか、内部カウンタから出力される内部カウンタ
信号によるリフレッシュ動作とするかの切替制御を行な
う主記憶制御回路において、処理装置の動作に同期した
主記憶装置切替用信号を入力して切替制御を行なうため
の主記憶装置切替制御信号を出力する主記憶装置切替え
用フリップフロップと、主記憶装置アドレスバスのアド
レスデータと内部カウンタ信号のいずれかを主記憶装置
切替制御信号により選択的に複数の主記憶装置のアドレ
ス端に入力する選択装置とを設けるようにしたものであ
る。

〔作用〕

本発明に係る主記憶装置切替え用フリップフロップは処
理装置に同期した出力により切替わり、交互に、主記憶
装置アドレスバスのアドレスデータと主記憶装置リフレ
ッシュ用内部カウンタ信号を複数の主記憶装置のアドレ
ス端に人力する。

〔実施例〕

本発明に係わる主記憶装置制御回路の一実施例を第１図
に示す。第１図において、１４は処理装置に同期した主
記憶装置切替用信号ａを処理装置同期出力信号線１８を
介して入力して切替制御を行なうための主記憶装置切替
制御信号すを選択装置３および主記憶装置返答信号線１
９へ出力する主記憶装置切替え用フリップフロップ、１
５．１６はナントゲート、１７はノットゲートである。

選択装置３は、主記憶装置切替え用フリップフロップ１
４からの処理装置に同期した出力により、主記憶装置ア
ドレスバス６のアドレスデータと内部カウンタ７から出
力される内部カウンタ信号Ｃのいずれかを選択的にリフ
レッシュメモリ２のアドレス端に入力する。なお第１図
において第２図と同一部分又は相当部分には同一符号が
付しである。

次に動作について説明する。処理装置は、主記憶装置返
答信号線１９を用いて主記憶装置としてのリフレッシュ
メモリ２のどちら側にデータを書き込むことができるか
判断する。その後、アドレスデータを主記憶装置アドレ
スバス６にのせ、データをデータバスｌにのせ、主記憶
装置アドレスバス６の内容をアドレスデータとしてリフ
レッシュメモリ２にデータを書き込む。このとき、主記
憶装置アドレスバス６に接続されていない側のリフレッ
シュメモリ２は内部カウンタ７に接続され、リフレッシ
ュ動作を行なう。またリフレッシュメモリ２の切替えは
処理装置同期出力信号線１８上の主記憶装置切替用信号
ａにより行なわれるが、どちらかのリフレッシュメモリ
２が書込み又は読出しされている場合は、データの破壊
を防ぐため切替わらない。

以上述べた動作説明は書込み動作に関するものであるが
、データ読出しの場合も同様の動作となる。また、第１
図はリフレッシュメモリ２個の場合を示しているが、３
個以上の場合であっても、例えば選択袋Ｗ３に適当に番
地を付して切り替えるなどの切替制御により、同様の切
替が可能となる。

なお上記実施例では主記憶装置切替え用フリップフロッ
プ１４を設けた主記憶装置制御回路を示したが、主記憶
装置切替え用フリップフロップの代わりにシフトレジス
タやカウンタを用いてもよく、上記実施例と同様の効果
を奏する。

〔発明の効果〕

以上説明したように本発明は、処理装置に同期した主記
憶装置切替用信号を入力して切替制御を行なうための主
記憶装置切替制御信号を出力し、主記憶装置アドレスバ
スのアドレスデータと内部カウンタから出力される内部
カウンタ信号のいずれかを主記憶装置切替制御信号によ
り選択的に主記憶装置のアドレス端に人力することによ
り、従来のように主記憶バンク選択信号とアドレスデー
タを２回に分けて転送する必要がなくなり、データ転送
をより高速とすることができる効果があり、また従来の
バンクセレクトレジスタを使用するための周辺制御回路
が不要となり、回路構成が簡単になるという効果がある
。

【図面の簡単な説明】

第１図は本発明に係わる主記憶装置制御回路の一実施例
を示す回路図、第２図は従来の主記憶装置制御回路を示
す回路図である。 １・・・データバス、２・・・リフレッシュメモリ、３
・・・選択装置、４・・・データ転送方向指示信号線、
５・・・主記憶装置駆動信号線、６・・・主記憶装置ア
ドレスバス、７・・・内部カウンタ、８・・・アドレス
検出装置、１４・・・主記憶装置切替え用フリップフロ
ップ、１５．１６・・・ナントゲート、１７・・・ノン
トゲート、１８・・・処理装置同期出力信号線、１９・
・・主記憶装置返答信号線。

Claims (1)

【特許請求の範囲】
1. 処理装置の複数の主記憶装置の動作をデータの書込み・
   読出しの動作とするか、内部カウンタから出力される内
   部カウンタ信号によるリフレッシュ動作とするかの切替
   制御を行なう主記憶制御回路において、前記処理装置の
   動作に同期した主記憶装置切替用信号を入力して前記切
   替制御を行なうための主記憶装置切替制御信号を出力す
   る主記憶装置切替え用フリップフロップと、主記憶装置
   アドレスバスのアドレスデータと前記内部カウンタ信号
   のいずれかを前記主記憶装置切替制御信号により選択的
   に前記複数の主記憶装置のアドレス端に入力する選択装
   置とを備えたことを特徴とする主記憶装置制御回路。