JPH02232891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関し、特に画像処理分野に利
用されるダイナミック型半導体記憶装置に関する。

従来の技術 従来の画像処理分野に利用されるダイナミック型半導体
記憶装置としては、例えば昭和６２年６月１日ＯＱ出版
社発行の「基礎からのメモリ応用」（中村和夫著）ＰＩ
　２１〜Ｐ１３０に掲載されているデュアルボートダイ
ナミックメモリがある。

第６図はこの従来のデュアルボートダイナミックメモリ
の内部ブロック構成を示す。１はアドレスデータを入力
するアドレスバッフ７である。２は行アドレスデータを
デコードする行デコーダ，３は列アドレスデータをデコ
ードする列デコーダ、４はメモリ七ルを示す。６はメモ
リ七ルのデータをランダムに読み出し、書き込みを行う
ランダムデータバッフ７″であり、これをランダムボー
トと呼ぶ。６は１行のワードラインにつながるメモリ七
ルのデータをセットするデータレジスタであり，８は前
記１行のデータの列アドレスをグリセ？トしてビデオ信
号に同期するクロツクを外部から入力してインクリメン
トする列アドレスポインタであり、７は前記列アドレス
ポインタによって前記データレジスタ上のデータを７リ
ア〃出力させるシリアルデータセレクタである。９は前
記シリアルデータセレクタからデータを外部と介するシ
リアμデータバッファであり、前記データレジスタ及び
シリアルデータセレクタ及びシリアルデータバッフ７か
ら成るブロックをシリアルボートと呼ぶ。シリアルボー
トは外部とデータを双方向にやりとシすることが可能で
ある。１０は内部動作を司るタイミング制御部である。

第６図はメモリセ／Ｌ／４の内部構成を示し，１１はＮ
チャンネル型ＭＯＳ｝ランジスタ、１２はキャパシタ、
１３はワード線、１４はビット線である。

発明が解決しようとする課題 しかしながら、前記のような構成では、行方向のデータ
は高速にアクセス可能であるが、列方向には高速にアク
セスすることが不可能であり、列方向の連続したデータ
を表示することも不可能であった。

本発明はかかる点に鑑み、行方向と列方向どちらの方向
にも高速なデータの入出力を可能とするダイナミック型
半導体記憶装置を提供することを目的とする。

課題を解決するための手段 本発明は行方向及び列方向のどちら側からもデータの入
出力を可能とし、行または列方向への連続的なア・クセ
スを高速に行うために行方向と列方向に同時にワード線
とビット線を有するメモリセ〃と、前記ワードまたはビ
ット線を行または列方向にするか否かを選択する行列セ
レクタを持ち，メモリセ〃への入出力データを保持する
行または列データレジスタと，行または列アドレスをプ
リセットしビデオ信号に同期するクロックを外部から入
力して前記アドレスをカウントするプリセット可能な行
または列アドレスポインタと，前記アドレスポインタに
よって行または列データをシリアルに入出力する行また
は列データセレクタを備えた半導体記憶装置である。

作用 本発明は前記した構成によシ、１個のメモリセルにおい
て、行方向と列方向各凌にワード線とビット線を同時に
備え，前記ワード線と前記ビット線の切り換えを行また
は列デコーダとメモリセルの間に設けた行列セレクタに
行列選択信号を入力することにより行い，ランダムボー
トからメモリセμへのデータのアクセスを行方向及び列
方向どちらからでも行うことが可能である。またシリア
ルポート側においても、行または列データレジスタを設
けることＫよって、シリアルボートからのデータアクセ
スを行方向及び列方向どちらからでも行うことが可能で
ある。ま次シリアルボートを行方向と列方向の一方をデ
ータ入力、池の一方をデータ出力に規定すれば、ランダ
ムポートと併せてトリプルボートメモリとして動作する
ことが可能となる。さらに，前記行データレジスタと前
記列データレジスタを連結して１つのシフトレジスタと
すれば行データと列データの書換えを容易に行うことが
可能となる。

実施例 第１図は本発明の実施例におけるダイナミック型半導体
記憶装置の内部ブロック構成を示すものである。第２図
は同実施例におけるメモリ七ルの構造を示すものである
。第３図は同実施例における行列セレクタの構造を示す
ものである。第１図において、時分割で入力された行ア
ドレスと列アドレスはアドレスバッファ２１を介して各
４行デコーダ２２及び列デコーダ２３でデコードされる
。

次に、行列選択信号が行列セレクタ２６に入力されると
ワード線とビット線の方向が決められる。

そしてランダムデータバッフ１２７を介して外部とのデ
ータのアクセスを行う。一方、メモリセル２４からシリ
アｙボートへのデータ転送信号が与えられると行列が選
択された状態で行データレジスタ３０または列データレ
ジスタ３１ヘデータが転送される。前記行または列アド
レスがプリセット可能ないわゆるデリセッタプ〜行アド
レスボイ冫夕２８または列アドレスポインタ２９にデリ
セットされ、外部クロックに同期してカウントされる。

前記カウント出力は行データセレクタ３２または列デー
タセレクタ３３に入力され前記行または列データレジス
タＩＱ，１１におけるデータはシリアルデータバッフ７
を介して外部に出力される。ここで、前記行または列デ
ータレジスタ及び行または列データセレクタ及びシリア
ルデータバッファ３４を双方向構成Ｋすることにより、
メモリセルのグータはシリアルボートを介して外部Ｋ読
みだされるばかりでなく、外部から書き込むことも可能
である。３５はタイミング制御部である。

前記実施例に従い、例えばメモリ七ルをｎ行×ｎ列の正
方行列構成にすると、ビットマップ画面上の１行×ｎ列
のデータを列シリアルボートから入力して前記メモリ七
ルに順次書き込み、続いて前記メモリセルからｎ行×１
列のデータを行シリアルボートから外部に顆次出力する
。このようにして、行と列，あるいは列と行のデータの
入れ換えを行うことによって、表示図形の回転・反転を
高速で容易に行うことが可能となる。第２図はメモリセ
／ｌ／２４の構成を示しておシ，４１　．４２はＮチャ
ンネＩｖＭＯｓ型トランジスタ、４３はキャパシタ．４
４は行ワード線、４６は行ビット線，４６は列ワード線
、４７は列ビット線である。第ａ図は行．列セレクタ３
２　．３３の構成を示しており、６１は行，列選択信号
線、６２は被デコード行アドレス線，６３は被デコード
列アドレス線、６４は行ワード線、６６は行ビット線，
６６は列ワード線，６７は列ビット線，６８は３ステイ
トバッフ１、６９はメモリセ〜である。

また、本実施例によらず、前記行（または列）データレ
ジスタを第４図の双方向シフトレジスタ構成にすること
により、ビットマッデ画面上の１行×ｎ列のデータを列
シリアルボートに入力して列データレジスタに書き込み
、外部からの制御信号により行データレジスタに転送し
、行シリアルポートから外部へ読み出す。このようにし
て、前記メモリセルへの書き込み及び前記メモリ七μか
らの読み出しを行わずに、行と列，あるいは列と行のデ
ータの入れ換えを行うことによって、表示線の回転・反
転を領域図形に比較して、高速で容易に行うことが可能
となる。第４図において，６１は行シフトレジスタ、６
２は列シフトレジスタ、６３は３ステイトバッフ１、６
４は線描画信号（シフトレジスタ連結信号）線，６６は
右シフト信号線、６６は左シフト信号線である。

発明の効果 以上説明したように、本発明によれば，行方向及び列方
向に、データを連続的にかつ高速にアクセスすることが
でき、その実用的効果は大きい。

【図面の簡単な説明】 第１図は本発明の一実施例におけるダイナミック型半導
体記憶装置の内部ブロック図，第２図は同実施例のメモ
リ七ルの構成図、第３図は同実施例の行列セレクタの構
成図，第４図は同実施例のシリアルボートの構成図、第
６図は従来のダイナミック型半導体記憶装置の内部ブロ
ック図、第６図は同従来装置のメモリセ〃の構成図であ
る。 ２１・・・・・・アドレスバッファ、２２・・・・・・
行デコ−ダ，２３・・・・・列デコーダ、２４・・・・
・・メモリセル、２６・・・・・・行列セレクタ，２６
・・・・・・行列セレクタ、２７・・・・・・フンダン
ムデータバフフ１、２８・・・・・・プリセ，タフ゜ｙ
行アドレスポインタ，２９・・・・・・プリセッタプ〃
列アドレスポインタ、３ｏ・・・・・・行データレジス
タ、３１・・・・・列データレジスタ，３２・・・・・
・行データセレクタ、３３・・・・・・列データセレク
タ、３４・・・・・・シリアルデータバフフ１，３６・
・・・・・タイミング制御部。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第 図 第 図 ｒ　　　　−−−コ 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 行方向と列方向に同時にワード線とビット線を有するメ
   モリセルと、前記ワード線またはビット線を行または列
   方向にするか否かを選択する行列セレクタを持ち、行ま
   たは列デコーダによってデコードされた行または列に接
   続されるすべてのメモリセルのデータを保持する行また
   は列データレジスタと、行または列アドレスをプリセッ
   トし外部から入力するクロックに同期して前記行または
   列アドレスをカウントするプリセット可能な行または列
   アドレスポインタと、前記プリセット可能な行または列
   アドレスポインタによって行または列データをシリアル
   に入出力する行または列データセレクタと、前記シリア
   ル入出力データを制御するシリアルデータバッファを具
   備することを特徴とする半導体記憶装置。